本发明专利技术提供一种快闪存储器装置与数据传输方法，该快闪存储器装置包括一第一存储器芯片与一第二存储器芯片，其中第一存储器芯片包括一第一辨识码，当第一存储器芯片所接收的一第一指令中的一第一辨识部分相同于第一辨识码时，执行第一指令中的一第一数据传输部分，在一第一操作周期内进行一第一存取操作；第二存储器芯片具有不同于第一辨识码的一第二辨识码，第二存储器芯片于第一操作周期中接收一第二指令，当第二指令中的一第二辨识信息相同于第二辨识码时，第二存储器芯片执行第二指令中的一第二数据传输指令以进行一第二存取操作。本发明专利技术所提供的多个存储器芯片可各自进行存取操作，因而提升快闪存储器装置的数据传输效率。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，该快闪存储器装置包括一第一存储器芯片与一第二存储器芯片，其中第一存储器芯片包括一第一辨识码，当第一存储器芯片所接收的一第一指令中的一第一辨识部分相同于第一辨识码时，执行第一指令中的一第一数据传输部分，在一第一操作周期内进行一第一存取操作；第二存储器芯片具有不同于第一辨识码的一第二辨识码，第二存储器芯片于第一操作周期中接收一第二指令，当第二指令中的一第二辨识信息相同于第二辨识码时，第二存储器芯片执行第二指令中的一第二数据传输指令以进行一第二存取操作。本专利技术所提供的多个存储器芯片可各自进行存取操作，因而提升快闪存储器装置的数据传输效率。【专利说明】
本专利技术是有关于快闪存储器，特别是有关于一种适用于具有多个快闪存储器芯片 的快闪存储装置与数据传输方法。
技术介绍
由于快闪存储器可于未供电的情况下保留已存储的数据，且具有编程时间短、 低功率消耗等优点，因此，广泛地作为手机、数码相机、笔记本电脑等各种电子产品的存 储媒体，例如：存储卡、随身碟等。为了因应日益增加的存储数据量，而发展出多芯片 (Multi-Die)堆叠结构的快闪存储器装置。然而，相较于动态随机存取存储器，快闪存储器 具有较长的写入时间，使得多芯片堆叠结构的快闪存储器装置需要耗费大量时间进行数据 的写入，使得快闪存储器装置传输数据的效率较低。 有鉴于此，需要一种新的方案，以提升快闪存储器装置的数据传输的效率。
技术实现思路
本专利技术解决的技术问题是：本专利技术提供一种，以 解决因为快闪存储器较长的写入时间而造成的低数据传输效率。 本专利技术的技术解决方案为：本专利技术提供一种快闪存储器装置，其中，快闪存储器 装置包括一第一存储器芯片以及一第二存储器芯片，其中第一存储器芯片包括一第一辨识 码、一第一控制器以及一第一快闪存储器，当第一控制器所接收的一第一指令中的一第一 辨识部分相同于第一辨识码时，执行第一指令中的一第一数据传输部分，用以在一第一操 作周期内对第一快闪存储器进行一第一存取操作；第二存储器芯片具有不同于第一辨识码 的一第二辨识码，并且第二存储器芯片包括一第二控制器以及一第二快闪存储器，第二控 制器于第一操作周期中接收一第二指令，并且当第二指令中的一第二辨识信息相同于第二 辨识码时，第二控制器执行第二指令中的一第二数据传输指令，用以对第二快闪存储器进 行一第二存取操作。 本专利技术还提供一种数据传输方法，应用于一快闪存储器装置，快闪存储器装置包 括一第一存储器芯片以及一第二存储器芯片，其中第一存储器芯片包括一第一辨识码、一 第一控制器以及一第一快闪存储器，第二存储器芯片包括一第二辨识码、一第二控制器以 及一第二快闪存储器，数据传输方法包括：接收一第一指令，其中第一指令包括一第一辨识 部分以及一第一数据传输部分；当第一控制器所接收的第一辨识部分相同于第一辨识码 时，执行第一数据传输部分，用以在一第一操作周期内对第一快闪存储器进行一第一存取 操作；以及第二控制器于第一操作周期中接收一第二指令，并且当第二指令中的一第二辨 识信息相同于第二辨识码时，第二控制器执行第二指令中的一第二数据传输指令，用以对 第二快闪存储器进行一第二存取操作。 本专利技术提供的快闪存储器装置包括多个存储器芯片，每一存储器芯片在接收到指 令后会先判断该指令的辨识信息是否与自身的辨识码相同。当该指令的辨识信息与自己的 辨识码相同，才执行该指令进行对应的数据传输。符合该指令的辨识信息的存储器芯片在 进行写入操作时，另一存储器芯片可进行一写入操作或读取操作。本专利技术所提供的多个存 储器芯片可各自进行存取操作，因而提升快闪存储器装置的数据传输效率。 【专利附图】【附图说明】 图1为本专利技术所提供的快闪存储器装置的示意图。 图2为本专利技术所提供的应用于快闪存储器装置的数据传输方法的流程图。 【符号说明】 100 :快闪存储器装置 C10 :第一指令 110 :第一存储器芯片 C11 :第一辨识部分 112 :第一控制器 C12 :第一数据传输部分 114 :第一快闪存储器 C20 :第二指令 120 :第二存储器芯片 C21 :第二辨识部分 122 :第二控制器 C22 :第二数据传输部分 124 :第二快闪存储器 VDD :电源供应端 130 :输入缓冲器 140 :输出缓冲器 160 :主机 【具体实施方式】 以下将详细讨论本专利技术各种实施例的装置及使用方法。然而值得注意的是，本发 明所提供的许多可行的专利技术概念可在各种特定范围中实施。这些特定实施例仅用于举例说 明本专利技术提供的装置及使用方法，但非用于限定本专利技术的范围。 图1为本专利技术所提供的快闪存储器装置的示意图。快闪存储器装置100接受来 自主机160的指令，并依据该指令将来自主机160或其他电子装置（未显示）的数据写入 快闪存储器装置100中，或是依据该指令将读取自快闪存储器装置100的数据传送至主机 160或其他电子装置。于一实施例中，主机160可为可携式装置或电脑产品，而耦接于主机 160的快闪存储装置100可为存储卡。快闪存储器装置100包括多个存储器芯片，每一存 储器芯片在接收到来自主机160的指令后会先判断该指令的辨识信息是否与自身的辨识 码（identification code)相同。当该指令的辨识信息与自已的辨识码相同，才执行该指 令进行对应的数据传输。符合该指令的辨识信息的存储器芯片在进行写入操作时，另一存 储器芯片可进行一写入操作或读取操作。为了方便说明，在本实施例中快闪存储器装置100 仅具有两个存储器芯片。在一实施例中，快闪存储器装置100包括两个以上的存储器芯片。 在另一实施例中，快闪存储器装置100为一多芯片堆叠结构。 如图1所示，快闪存储器装置100包括一第一存储器芯片110、第二存储器芯片 120、输入缓冲器130以及输出缓冲器140。如图1所示，输入缓冲器130耦接至第一存储器 芯片110与第二存储器芯片120,用以将来自主机160的指令或数据传送至第一存储器芯片 110及/或第二存储器芯片120。输出缓冲器140耦接至第一存储器芯片110与第二存储 器芯片120,用以将第一存储器芯片110及/或第二存储器芯片120的数据传送至主机160 或其他电子装置。在一实施例中，输入缓冲器130与输出缓冲器140的功能可合并为一输 入输出缓冲器。第一存储器芯片110具有一第一辨识码（未显不）、一第一控制器112、以 及一第一,决闪存储器114,而第二存储器芯片120具有一第二辨识码（未显不）、一第二控 制器122、以及一第二快闪存储器124,其中第一控制器112与第二控制器122为逻辑电路 所组成的一硬件控制器。此外，快闪存储器装置100可连接至一电源供应端V DD以及一接地 端，以获取数据存取所需的电源。 值得注意的是，由于快闪存储器装置100连接至电源供应端VDD与接地端，因此可 藉由不同的电压值来定义第一辨识码与第二辨识码。在一实施例中，电源供应端V DD所提 供的高电压被标示为数字信号1，接地端所提供的低电压被标示为数字信号0。在一实施例 中，第一存储器芯片110本文档来自技高网...
【技术保护点】
一种快闪存储器装置，其特征在于，所述快闪存储器装置包括：一第一存储器芯片，具有一第一辨识码，该第一存储器芯片包括一第一控制器以及一第一快闪存储器，当该第一控制器所接收的一第一指令中的一第一辨识部分相同于该第一辨识码时，执行该第一指令中的一第一数据传输部分，用以在一第一操作周期内对该第一快闪存储器进行一第一存取操作；以及一第二存储器芯片，具有不同于该第一辨识码的一第二辨识码，并且该第二存储器芯片包括一第二控制器以及一第二快闪存储器，该第二控制器于该第一操作周期中接收一第二指令，并且当该第二指令中的一第二辨识部分相同于该第二辨识码时，该第二控制器执行该第二指令中的一第二数据传输部分，用以对该第二快闪存储器进行一第二存取操作。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄仲盟，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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