具有早期中断能力的模/数转换器制造技术

一种早期中断特征使得能够在待用于处理器PID计算中的模/数转换完成之前产生中断。即使模/数转换仍在进行中，PID应用程序软件也可使用早期中断时间来开始执行中断服务例程ISR。早期中断可通过使ADC转换的完成与同中断请求相关联的处理器额外负担重叠而改善PID控制环路的总处理能力及响应时间。可选择各自具有与ADC的管线级实质上相同的延迟时间的多个管线寄存器来提供可用于产生早期中断的延迟时间，其中ADC转换与同所述ADC转换相关的中断的处理之间的延时时间可借此被缩短。

【技术实现步骤摘要】
【国外来华专利技术】具有早期中断能力的模/数转换器
本专利技术涉及混合信号集成电路装置，且更特定来说，本专利技术涉及用于具有关键定时要求的控制系统中的集成电路装置。
技术介绍
控制系统稳定性非常依赖于控制环路中的延迟(其归因于模/数信号转换及信息传送延迟时间)且受控制环路中的延迟影响。例如，在脉宽调制(PWM)控制的系统中，控制环路稳定性很大程度上取决于从取样模拟数据值的时刻直到可将经更新PWM输出应用于受控电路的延迟。减少控制环路延迟的典型技术为使用更快的数字处理器及更快模/数转换器(ADC)来减少获取反馈信息且接着计算下一个控制输出状态所需的时间。更快的数字处理器及ADC比较普通的低功率处理器及ADC更昂贵且消耗更多功率。过度环路延迟会引起控制环路性能的过冲及不稳定性，且在高性能电子控制装置及系统中是不合意的。
技术实现思路
因此，需要减少具有数字组件的控制环路中的延迟时间而不实质上增加用于所述控制环路应用中的有源组件的成本及功率要求。 根据一实施例，一种用于具有早期中断能力的模/数转换的设备可包括:数字处理器及耦合到所述数字处理器的存储器；中断控制器，其耦合到所述数字处理器，其中所述中断控制器经调适以基于来自选定模拟信道的信息而处置所述数字处理器的中断；模/数转换器(ADC)，其具有用于将来自所述选定模拟信道的取样模拟信号转换成其数字表示的多个管线级；多个管线寄存器，其经布置以在针对所述管线寄存器的每一时钟脉冲处将来自所述选定模拟信道的所述信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过ADC的所述多个管线级中的每一者的延迟时间实质上相同；及电路，其用于选择所述多个管线寄存器中的一者，其中来自所述选定模拟信道的所述信息的转换就绪延迟时间等于所述多个管线寄存器中的所述选定者处的延迟时间，借此来自所述选定模拟信道的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。 根据进一步实施例，转换就绪延迟时间小于或等于从中断控制器到数字处理器的中断处置请求时间。根据进一步实施例，与选定模拟信道有关的信息包括信道编号及取样就绪。根据进一步实施例，ADC将取样模拟信号转换到其数字表示所花费的时间小于或等于所述中断处置请求时间。根据进一步实施例，用于选择多个管线寄存器中的一者的电路可包括:第一多路复用器，其具有与含有所述信道编号的多个管线寄存器中的每一者的一部分耦合的相应输入端；第二多路复用器，其具有与含有所述取样就绪的多个管线寄存器中的每一者的另一部分耦合的相应输入端；及二元对一线解码器，其中数字处理器耦合到所述第一及第二多路复用器且选择所述多路复用器的哪些输入端耦合到所述多路复用器的输出端，所述多路复用器的所述输出端耦合到所述二元对一线解码器的输入端，借此当所述取样就绪被确立时，所述二元对一线解码器将信道地址转换成与中断控制器耦合的相应单一就绪线输出，借此起始数字处理器的相应中断。根据进一步实施例，用于选择多个管线寄存器中的一者的电路可包括:第一多路复用器，其具有与含有所述信道编号的多个管线寄存器中的每一者的一部分耦合的相应输入端；第二多路复用器，其具有与含有所述取样就绪的多个管线寄存器中的每一者的另一部分耦合的相应输入端；及二元对一线解码器，其中数字处理器耦合到所述第一及第二多路复用器且独立选择所述第一多路复用器的哪一个输入端耦合到其输出端及所述第二多路复用器的哪一个输入端耦合到其输出端，所述第一及第二多路复用器的所述输出端耦合到所述二元对一线解码器的输入端，借此当所述取样就绪被确立时，所述二元对一线解码器将信道地址转换成与中断控制器耦合的相应单一就绪线输出，借此起始数字处理器的相应中断。根据进一步实施例，数字处理器为微控制器。根据进一步实施例，数字处理器选自由微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)及专用集成电路(ASIC)组成的群组。根据进一步实施例，数字处理器、中断控制器、ADC、多个管线寄存器及用于选择所述多个管线寄存器中的若干者的电路制造于集成电路裸片上。 根据另一实施例，一种用于在模/数转换期间提供早期中断的方法可包括以下步骤:提供数字处理器及耦合到所述数字处理器的存储器；提供耦合到所述数字处理器的中断控制器，其中所述中断控制器经调适以基于与选定模拟信道有关的信息而处置所述数字处理器的中断；提供模/数转换器(ADC)，ADC具有将来自所述选定模拟信道的取样模拟信号转换成其数字表示的多个管线级；提供多个管线寄存器，所述管线寄存器经布置以在针对所述管线寄存器的每一时钟脉冲处将与所述选定模拟信道有关的所述信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过ADC的所述多个管线级中的每一者的延迟时间实质上相同；及选择所述多个管线寄存器中的一者，其中与所述选定模拟信道有关的所述信息的转换就绪延迟时间等于通过所述多个管线寄存器的所述选定者的所述延迟时间，借此与所述选定模拟信道有关的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。 根据又一实施例，一种具有用于调节输出电压的数字闭环控制的系统可包括:数字处理器及耦合到所述数字处理器的存储器，所述数字处理器具有根据参考值及反馈值而计算环路控制信号的软件程序；脉宽调制(PWM)产生器，其具有与供应所述环路控制信号的所述数字处理器的输出端耦合的输入端；电源开关，其具有耦合到PWM产生器且受控于PWM产生器的输入端；滤波器网络，其包括电感器及电容器，其中所述滤波器网络耦合到所述电源开关的输出端且基于由所述PWM产生器控制的所述电源开关的操作而产生直流(DC)电压；取样及保持电路，其具有与来自所述滤波器网络的所述输出端的DC电压耦合的模拟输入端，其中所述取样及保持电路对DC电压进行取样且保持DC电压样本；模/数转换器(ADC)，其具有用于将DC电压样本转换成其数字表示的多个管线级，其中DC电压样本的所述数字表示用作由所述数字处理器读取的反馈值；多个管线寄存器，其经布置以在针对所述管线寄存器的每一时钟脉冲处将来自所述取样及保持电路的信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过所述ADC的所述多个管线级中的每一者的延迟时间实质上相同；中断控制器，其耦合到所述数字处理器，所述中断控制器经调适以基于来自所述取样及保持电路的所述信息而处置所述数字处理器的中断；及电路，其用于选择所述多个管线寄存器中的一者，其中来自所述取样及保持电路的所述信息的转换就绪延迟时间等于通过所述多个管线寄存器中的所述选定者的所述延迟时间，借此来自所述取样及保持电路的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。根据另一实施例，所述取样及保持电路可包括多个模拟输入信道，且来自所述取样及保持电路的所述信息可包括所述多个模拟输入信道中的有源模拟输入信道的信道编号及用于所述多个模拟输入信道中的所述有源模拟输入信道的模拟就绪信号。 【附图说明】 可通过参考结合附图进行的以下描述而获取对本专利技术的更完整理解，附图中: 图1说明典型数字闭环控制系统的示意框图及用于所述闭环控制系统的每一功能的可能延迟时间； 图2说明如图1中所展示本文档来自技高网...

【技术保护点】
一种用于具有早期中断能力的模/数转换的设备，其包括：数字处理器及耦合到所述数字处理器的存储器；中断控制器，其耦合到所述数字处理器，其中所述中断控制器经调适以基于来自选定模拟信道的信息而处置所述数字处理器的中断；模/数转换器ADC，其具有用于将来自所述选定模拟信道的取样模拟信号转换成其数字表示的多个管线级；多个管线寄存器，其经布置以在去往所述管线寄存器的每一时钟脉冲处将来自所述选定模拟信道的所述信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过所述ADC的所述多个管线级中的每一者的延迟时间实质上相同；及电路，其用于选择所述多个管线寄存器中的一者，其中来自所述选定模拟信道的所述信息的转换就绪延迟时间等于所述多个管线寄存器中的所述选定者处的所述延迟时间，借此来自所述选定模拟信道的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。

【技术特征摘要】
【国外来华专利技术】2011.12.02 US 13/309,6641.一种用于具有早期中断能力的模/数转换的设备，其包括: 数字处理器及耦合到所述数字处理器的存储器； 中断控制器，其耦合到所述数字处理器，其中所述中断控制器经调适以基于来自选定模拟信道的信息而处置所述数字处理器的中断； 模/数转换器ADC，其具有用于将来自所述选定模拟信道的取样模拟信号转换成其数字表示的多个管线级； 多个管线寄存器，其经布置以在去往所述管线寄存器的每一时钟脉冲处将来自所述选定模拟信道的所述信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过所述ADC的所述多个管线级中的每一者的延迟时间实质上相同；及 电路，其用于选择所述多个管线寄存器中的一者，其中来自所述选定模拟信道的所述信息的转换就绪延迟时间等于所述多个管线寄存器中的所述选定者处的所述延迟时间，借此来自所述选定模拟信道的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。2.根据权利要求1所述的设备，其中所述转换就绪延迟时间小于或等于从所述中断控制器到所述数字处理器的中断处置请求时间。3.根据权利要求1所述的设备，其中有关所述选定模拟信道的所述信息包括信道编号及取样就绪。4.根据权利要求2所述的设备，其中所述ADC将所述取样模拟信号转换成其所述数字表示所花费的时间小于或等于所述中断处置请求时间。5.根据权利要求3所述的设备，其中所述用于选择所述多个管线寄存器中的所述一者的电路包括: 第一多路复用器，其具有耦合到含有所述信道编号的所述多个管线寄存器中的每一者的一部分的相应输入端； 第二多路复用器，其具有耦合到含有所述取样就绪的所述多个管线寄存器中的每一者的另一部分的相应输入端；及二元对一线解码器， 其中所述数字处理器耦合到所述第一及第二多路复用器且选择所述多路复用器的哪些输入端耦合到其输出端，所述多路复用器的所述输出端耦合到所述二元对一线解码器的输入端，借此当所述取样就绪被确立时，所述二元对一线解码器将所述信道地址转换成耦合到所述中断控制器的相应单一就绪线输出，借此起始所述数字处理器的相应中断。6.根据权利要求3所述的设备，其中所述用于选择所述多个管线寄存器中的所述一者的电路包括: 第一多路复用器，其具有耦合到含有所述信道编号的所述多个管线寄存器中的每一者的一部分的相应输入端； 第二多路复用器，其具有耦合到含有所述取样就绪的所述多个管线寄存器中的每一者的另一部分的相应输入端；及二元对一线解码器， 其中所述数字处理器耦合到所述第一及第二多路复用器且独立地选择所述第一多路复用器的哪一个输入端耦合到其输出端及所述第二多路复用器的哪一个输入端耦合到其输出端，所述第一及第二多路复用器的所述输出端耦合到所述二元对一线解码器的输入端，借此当所述取样就绪被确立时，所述二元对一线解码器将所述信道地址转换成耦合到所述中断控制器的相应单一就绪线输出，借此起始所述数字处理器的相应中断。7.根据权利要求1所述的设备，其中所述数字处理器为微控制器。8.根据权利要求1所述的集成电路装置，其中所述数字处理器选自由微处理器、数字信号处理器DSP、可编程逻辑阵列PL...

【专利技术属性】
技术研发人员：布赖恩·克里斯，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国;US