具有单侧缓冲器和非对称构造的静态随机存取存储器单元制造技术

平衡在具有诸如缓冲器电路(36、38)这样的非对称环境的静态随机存取存储器(SRAM)单元(30)中的电学性能。每个存储器单元(30)包括电路特征，诸如读缓冲器(36、38)，其具有比该单元内的其它晶体管(33b、34b、35b)大的晶体管尺寸(33a、34a、35a)和特征，并且其中特征非对称性影响较小的单元晶体管。对于最好的性能，成对单元晶体管要彼此电学匹配。距非对称特征较近的单元晶体管中的一个或者更多个被不同地构造，例如，利用不同的沟道宽度、沟道长度或者净沟道掺杂浓度，以补偿非对称特征的邻近效应。

【技术实现步骤摘要】
【国外来华专利技术】具有单侧缓冲器和非对称构造的静态随机存取存储器单元
本申请涉及集成电路，诸如包括固态存储器的集成电路。本专利技术的实施例更具体 地涉及静态随机存取存储器（SRAM)单元和装置。
技术介绍
很多现代电子装置和系统现在包括用于控制和管理宽范围的功能和有用的应用 的大量计算能力。考虑到执行这些现代化装置的复杂功能中经常涉及的大量数字数据，现 在一般在用于这些系统的电子电路中实现巨大的固态存储器容量。静态随机存取存储器 (SRAM)已经变成针对这些现代化的考虑功率的电子系统中的许多固态数据存储要求的存 储器技术的选择。如在本领域是基础的，SRAM单元静态地存储内容，因为只要电力被施 加到存储器，所存储的数据状态在每个单元中保持被锁存；这与动态RAM( DRAM）相反， 其中数据必须被周期性地刷新以被保留。 在最近几年中半导体技术的发展使得能够将最小器件特征尺寸（例如，M0S晶体 管栅）缩小到次微米范围。当应用于存储器阵列时，这个微型化特别有益，因为大比例的整 个芯片面积经常用于片上存储器。结果，巨大的存储器资源现在经常作为嵌入式存储器集 成在大规模集成电路中，诸如微处理器、数字信号处理器、和片上系统集成电路中。然而， 器件尺寸的这个物理缩放带来显著问题，特别是与嵌入式的SRAM相关的，以及在被实现成 独立存储器集成电路器件的SRAM中。这些问题中的很多是由于以这些及其小的特征尺 寸形成的晶体管的电气特性的增加的变化造成的。已经观察到特性的这个变化增加逐个单 元地读和写功能故障的可能性。在处于或者接近其电路设计极限的这些存储器中，对器件 变化的敏感度也特别高。如所预期的，集成电路内器件变化的增加与较大数量存储器单元 (并且因而晶体管）的组合使一个或者更多个单元不能够被读或写或者保持所存储的数据 状态的可能性高。 图la例示传统SRAM单元的示例，其为按照公知的六晶体管（6-T)排列构建的。在 本示例中，单元2是在类似单元的存储器阵列的第j行和第k列中。SRAM存储器单元2偏 置在电源线V dda上的电压和地基准电压Vssa之间。SRAM存储器单元2按照传统方式被构建 为一对交叉耦合的CMOS反相器、串联连接的p沟道负载晶体管3a和η沟道驱动器晶体管 4a的一个反相器、以及串联连接的ρ沟道负载晶体管3b和η沟道晶体管4b的另一个反相 器；按照通常的方式，每个反相器中晶体管的栅极连接到一起并且连接到另一个反相器中 晶体管的公共漏极节点。在本示例中，晶体管3a、4a的公共漏节点构成存储节点SNT，并且 晶体管3b、4b的共同漏节点构成存储节点SNB。N沟道传输晶体管5a将其源/漏路径连接 在存储节点SNT和针对第k列的位线BLT k之间，并且η沟道传输晶体管5b将其源/漏路径 连接在存储节点SNB和位线BLBk之间。传输晶体管5a、5b的栅极由针对其中驻留了单元2 的这个第j行的字线WLj驱动。 在其正常操作中，位线BLTk、BLBk通常由预充电电路7预充电到高电压V ddp (其处 在或者接近电源电压Vdda)并且使之等于该电压；预充电电路7接着放开位线BLTk、BLB k以 接着在存取周期的其余部分期间浮置。为了针对读操作而存取单元2,字线Wh接着被加 电，接通传输晶体管5a、5b，并且将存储节点SNT、SNB连接到位线BLTk、BLBk。在位线BLT k、 BLBk上发展的差分电压接着由感测放大器感测和放大。在写操作中，典型的现代化SRAM存 储器包括写电路，其依赖于要写入的数据状态将位线BLT k、BLBk中的一个拉低（即，拉到处 于或者接近地电压Vssa的电压）。在字线WLj接着被加电时，低电平位线BLT k或者BLBk将 会将其关联的存储节点SNT、SNB拉低，造成被寻址的单元2的交叉耦合反相器锁存在期望 的状态。 针对诸如单元2这样的SRAM单元观察到的一种故障机制是单元稳定性故障，也称 为打扰故障或者不充足静态噪声余量，其中，到未选择单元的位线的耦合的足够大小噪 声（例如在对同一行中选择的存储器单元的写期间）能够造成对该同一行中未选择的单元 的写数据故障。实际上，这种噪声能够具有足够的大小，以使未选择的单元中的一个或者更 多个（即，在所选择行的未选择的列中的半选择的单元）的反相器跳闸（trip)。单元稳 定性故障能够在SRAM单元驱动器或者负载晶体管的驱动相对于单元中的其它晶体管而言 不匹配的情况下发生。例如，如果图la的单元2正在存储0数据状态（存储节点SNT在 低电平），则导通状态驱动器晶体管4a和负载晶体管3b中的一个或者两者相对于断 开状态驱动器晶体管4b和负载晶体管3a的弱势造成当在对其行j存取期间传输晶体管 5a、5b被接通时单元2的锁存器更容易改变状态。更具体地，由于晶体管3b、4a的这个相对 弱势，针对〇到1转换的单元2的跳闸电压将高于期望的，造成响应于在存储节点 SNT处比平衡的单元所要求的电压降小的电压降，单元2的状态翻转。换句话说，单元2 对噪声（诸如当被半选择时所遇到的）的稳定性由于这个晶体管不平衡而降低。 SRAM单元的另一个故障机制是写故障，当被寻址的SRAM单元不响应于与所存储 的数据状态相反的数据状态的写入来改变其存储的状态时发生该写故障。写故障是单元稳 定性故障的相反面--如果单元过于容易改变其状态则发生单元稳定性故障，如果单元在 改变其状态方面过于固执则发生写故障，特别是由于写电路不能够拉低当前锁存到高电压 的存储节点。 例如，如果图la的单元2初始存储0数据状态（存储节点SNB在高电平，负载 晶体管3b导通并且驱动器晶体管4b关断），相反的1数据状态通过由写电路在位线BLB k 驱动的低电平被写入，并且经由导通状态传输晶体管5b而耦合到存储节点。传输晶体管 5b的弱势降低低侧位线BLBk克服负载晶体管3b的相反驱动的能力，导致这个写周期改变 单元状态失败。驱动器晶体管4b的弱势在这个写操作中降低来自被负载晶体管3a拉高的 存储节点SNT的反馈效果（因为由于位线BLB k处的低电平，驱动器晶体管4b开始导通）， 进一步降低单元2的可写性。负载晶体管3a的弱势也将在存储节点SNT的较弱的拉高中 反映，进一步降低在这个写周期中的反馈效果。由于这种器件不平衡，写故障的可能性因而 增加。 因此，如本领域已知的，同一 SRAM单元内的负载晶体管3a、3b相对于彼此以及在 该同一单元中的驱动器晶体管4a、4b之间的相对于彼此的电学特性的平衡有助于单元稳 定性和可写性。因此，传统SRAM单元通常被形成为使得负载晶体管3a、3b在构造上尽可能 紧密地彼此匹配，使得驱动器晶体管4a、4b在构造上尽可能紧密地彼此匹配，并且使得传 输晶体管5a、5b在构造上尽可能紧密地彼此匹配。这些成对的晶体管之间的这种构造紧密 匹配（即，在布局和掺杂剂分布和膜厚度的匹配）被设计成导致这些成对器件的紧密匹配 的电学特性。 已经在用深次微米特征尺寸（例如，90nm以及以下的栅宽度）的晶体管中观察到 依赖于相邻器件的邻近性和结构的电学效应。已经描述了这些邻近效应的各种原因和 表现形式。已经观察到这些各种邻近效应引起M0S晶体管的漏到本文档来自技高网...

【技术保护点】
一种在集成电路的连续位单元区域中形成的存储器单元，该存储器单元包括：由第一晶体管组成的第一反相器，所述第一反相器具有位于第一存储节点的输出端和耦接到第二存储节点的输入端；由第二晶体管组成的第二反相器，所述第二反相器具有位于所述第二存储节点的输出端和耦接到所述第一存储节点的输入端，所述第二晶体管在所述第二反相器中起到的电路功能与所述第一反相器中的所述第一晶体管起到的电路功能相同；以及设置在所述位单元区域内的缓冲器电路，相比之下，其较接近所述第一反相器而非所述第二反相器；其中所述第一晶体管具有与所述第二晶体管不同的物理构造。

【技术特征摘要】
【国外来华专利技术】2012.01.17 US 61/587,461;2012.02.07 US 61/595,717;1. 一种在集成电路的连续位单元区域中形成的存储器单元，该存储器单元包括： 由第一晶体管组成的第一反相器，所述第一反相器具有位于第一存储节点的输出端和 耦接到第二存储节点的输入端； 由第二晶体管组成的第二反相器，所述第二反相器具有位于所述第二存储节点的输出 端和耦接到所述第一存储节点的输入端，所述第二晶体管在所述第二反相器中起到的电路 功能与所述第一反相器中的所述第一晶体管起到的电路功能相同；以及 设置在所述位单元区域内的缓冲器电路，相比之下，其较接近所述第一反相器而非所 述第二反相器； 其中所述第一晶体管具有与所述第二晶体管不同的物理构造。2. 根据权利要求1所述的存储器单元，其中，所述第一晶体管设置在所述存储器单元 的所述位单元区域内在所述缓冲器电路和所述第二晶体管之间。3. 根据权利要求1所述的存储器单元，其中，所述第一反相器包括： 第一负载和第一驱动器晶体管，所述第一驱动器晶体管具有在一侧连接到在所述第一 存储节点的所述第一负载的源/漏路径，并且具有连接到所述第二存储节点的栅极； 其中所述第二反相器包括第二负载和第二驱动器晶体管，所述第二驱动器晶体管具有 在一侧连接到在所述第二存储节点的所述第二负载的源/漏路径，并且具有连接到所述第 一存储节点的栅极；以及 其中所述第一晶体管对应于所述第一驱动器晶体管，并且所述第二晶体管对应于所述 第二驱动器晶体管。4. 根据权利要求1所述的存储器单元，其中所述第一反相器包括： 第一负载晶体管和第一驱动器晶体管，所述第一负载晶体管和所述第一驱动器晶体管 具有串联的并且在所述第一存储节点连接在一起的源/漏路径，并且所述第一负载晶体管 和所述第一驱动器晶体管均具有连接到所述第二存储节点的栅极； 其中所述第二反相器包括第二负载晶体管和第二驱动器晶体管，所述第二负载晶体管 和所述第二驱动器晶体管具有串联的并且在所述第二存储节点连接在一起的源/漏路径， 并且所述第二负载晶体管和所述第二驱动器晶体管均具有连接到所述第一存储节点的栅 极；以及 其中所述第一晶体管对应于所述第一负载晶体管，并且所述第二晶体管对应于所述第 二负载晶体管。5. 根据权利要求4所述的存储器单元，其中所述第一驱动器晶体管还具有与所述第二 驱动器晶体管不同的物理构造。6. 根据权利要求1所述的存储器单元，其中每个存储器单元还包括： 具有在一侧连接到所述第一存储节点的源/漏路径并且具有连接到字线的栅极的第 一传输晶体管；以及 具有在一侧连接到所述第二存储节点的源/漏路径并且具有连接到所述字线的栅极 的第二传输晶体管； 其中所述第一传输晶体管还具有与所述第二传输晶体管不同的物理构造。7. 根据权利要求1所述的存储器单元，其中所述缓冲器电路包括： 具有在一侧连接到读取位线的源/漏路径并且具有连接到读取字线的栅极的第一缓 冲器晶体管；以及 第二缓冲器晶体管，其具有在读取位线和基准电压之间与所述第一缓冲器晶体管的所 述源/漏路径串联的源/漏路径，并且具有连接到所述存储节点中的一个的栅极； 其中所述第一缓冲器晶体管和所述第二缓冲器晶体管中的至少一个用比所述第一晶 体管和所述第二晶体管的对应的特征尺寸大的特征尺寸构造。8. 根据权利要求7所述的存储器单元，其中所述第二缓冲器晶体管的所述栅极连接到 所述第二存储节点。9. 根据权利要求1所述的存储器单元，其中所述第一晶体管和所述第二晶体管在构造 上通过从包括沟道宽度、沟道长度和净沟道掺杂浓度的组中选择的一个或者更多个属性彼 此不同。10. 根据权利要求9所述的存储器单元， 其中所述缓冲器电路减小所述第一晶体管的源/漏驱动强度；以及 其中所述第一晶体管被构造成相对于所述第二晶体管具有从由较大的沟道宽度、较短 的沟道长度以及较低的净沟道掺杂浓度组成的组中选择的属性中的一个或者更多个。11. 根据权利要求9所述的存储器单元， 其中所述缓冲器电路增大所述第一晶体管的源/漏驱动强度；以及 其中所述第一晶体管被构造成相对于所述第二晶体管具有从由较小的沟道宽度、较长 的沟道长度以及较高的净沟道掺杂浓度组成的组中选择的属性中的一个或者更多个。12. -种集成电路中的存储器，该存储器包括： 存储器单元的阵列，每个存储器单元形成在所述集成电路的连续位单元区域中，每个 存储器单元包括： 由第一晶体管组成的第一反相器，所述第一反相器具有位于第一存储节点的输出端和 耦接到第二存储节点的输入端； 由第二晶体管组成的第二反相器，所述第二反相器具有位于所述第二存储节点的输出 端和耦接到所述第一存储节点的输入端，所述第二晶体管在所述第二反相器中起到的电路 功能与所述第一反相器中的所述第一晶体管起到的电路功能相同； 第一传输晶体管，具有连接在所述第一存储节点和针对包括所述存储器单元的列的第 一写入位线之间的源/漏路径，并且具有连接到针对包括所述存储器单元的行的写入字线 的栅极； 第二传输晶体管，具有连接在所述第二存储节点和针对包括所述存储器单元的所述列 的第二写入位线之间的源/漏路径，并且具有连接到所述写入字线的栅极；以及 设置在所述位单元区域内的缓冲器电路，相比之下，其较接近所述第一反相器而非所 述第二反相器，并且包括： 第一缓冲器晶体管，其具有源/漏路径，并且具有连接到针对包括所述存储器单元的 行的读取字线的栅极；以及 第二缓冲器晶体管，其具有在针对包括所述存储器单元的所述列的读取位线和基准电 压之间与所述第一缓冲器晶体管的所述源/漏路径串联的源/漏路径，并且具有连接到所 述第二存储节点的栅极；以及 周围电路，其与所述阵列相邻设置，用于存取所述阵列中的一个或者更多个选择的存 储器单元； 其中在每个存储...

【专利技术属性】
技术研发人员：邓小卫，W·K·罗洛奇，A·赛瑟德里，史中海，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US