经由每DRAM可寻址性模式的多用途寄存器编程制造技术

本文中描述了用于使用每DRAM可寻址性(PDA)将动态随机存取存储器(DRAM)装置的多用途寄存器(MPR)编程的设备、系统和方法的实施例。本发明专利技术的实施例允许独特的32比特模式对于列(rank)上的每个DRAM装置被存储，由此使得数据总线训练能够并行进行。此外，本发明专利技术的实施例为系统BIOS提供列上每DRAM装置32比特的存储以便存储诸如MR值的代码，或者用于其它用途（例如，要由BIOS过程使用的临时暂存存储）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例一般涉及计算装置，并且更具体地说，涉及使用每DRAM可寻址性(Per DRAM Addressability PDA)将DRAM装置的多用途寄存器(MPR)编程。
技术介绍
动态随机存取存储器(DRAM)装置包括多用途寄存器(MPR)；这些寄存器由DRAM制造商的供应商编程为特定值，并且在现有技术中不能写入（重写）成其它值。需要的是一种使用现有DRAM逻辑将所述MPR编程的过程，使得诸如基本输入/输出系统(BIOS)和链路训练的过程可利用MPR以更有效的方式执行。附图说明下面的描述包括具有作为本专利技术的实施例的实现的示例给出的图示的附图的讨论。附图应理解为示例而不是限制。在本文中使用时，对一个或更多个“实施例”的引用要理解为描述在本专利技术的至少一个实现中包括的特定特征、结构或特性。因此，本文中出现的诸如“在一个实施例中”或“在一备选实施例中”的短语描述本专利技术的各种实施例和实现，并且不一定全部指相同的实施例。然而，它们也不一定相互排斥。图1是利用本专利技术的一实施例的系统存储器的组件的框图。图2是根据本专利技术的一实施例，用于将多用途寄存器(MPR)编程的过程的流程图。图3A是根据本专利技术的一实施例，DRAM存储器进入每DRAM可寻址性(PDA)模式以将MPR编程的定时图。图3B是根据本专利技术的一实施例，DRAM存储器退出PDA模式的定时图。图4是根据本专利技术的一实施例，用于将MPR编程的过程的流程图。图5是利用本专利技术的一实施例的装置的框图。下面是某些细节和实现的描述，包括可示出下面描述的一些或所有实施例的附图的描述以及讨论本文中所述专利技术性概念的其它可能实施例或实现。下面提供本专利技术的实施例的概述，之后是参照附图的更详细描述。具体实施方式本文中描述了用于使用每DRAM可寻址性(PDA)将动态随机存取存储器(DRAM)装置的多用途寄存器(MPR)编程的设备、系统和方法的实施例。在下面的描述中，为提供实施例的详尽理解陈述了多个特定的细节。然而，相关领域的技术人员将认识到，本文中所述技术能够在没有特定细节中的一个或多个的情况下实践，或者通过其它方法、组件、材料等实践。在其它实例中，熟知的结构、材料或操作未详细示出或描述，以免混淆某些方面。图1是利用本专利技术的一实施例的系统存储器的组件的框图。系统存储器100包括控制到存储器列(rank) 104和106的访问的存储器控制器102。在其它实施例中，所述存储器控制器包括在系统处理器封装中。每列可包括多个DRAM装置（例如，列104包括装置104-1、104-2...104-n；列106包括装置106-1、106-2...106-n）。与双倍数据率规范3（DDR3，如JEDEC JESD79-3所定义的）模式寄存器一致的DRAM装置由提供模式寄存器设置(MRS)命令的存储器控制器编程有有效组(bank)地址。所述存储器控制器还主张芯片选择在地址输入上的低且适用的数据 - 例如，组地址比特BA[3:0]用于选择DRAM内的单独模式寄存器；地址比特A[15:0]用作要编程的实际寄存器内容的操作数。上述过程受到限制，因为列的所有模式寄存器编程有相同数据（例如，如果系统存储器100与DDR3一致，则列104的DRAM装置104-1到104-n的所有模式寄存器将被编程成具有相同值，以此类推）。提议的DDR4规范将替代地允许DRAM装置由主机系统通过利用每个DRAM的选通脉冲(strobe)和数据I/O行（例如，DQ[0]）独特地进行编程。列的独特编程的DRAM装置在本文中称为每DRAM可寻址性(PDA)。PDA过程可包括将DRAM置于PDA模式中（即，类似于上述DDR3 MRS功能性）并且通过使用MRS命令、地址输入和DQ[0]将独特的DRAM装置编程的操作。因为系统存储器100与提议的DDR4规范一致，PDA例如可用于将给定列上的DRAM装置（例如，列104的装置104-1、104-2...104-n；列106的装置106-1、106-2...106-n）上的不同管芯上端接(ODT)或Vref值编程。在本专利技术的此实施例中，列104和106中的每个DRAM装置包括用于DQ比特模式存储的四个8比特可编程多用途寄存器(MPR)。与提议的DDR4规范一致的DRAM装置包括四页的MPR寄存器。在一些实施例中，页0包括用于DQ比特模式存储的四个8比特可编程MPR。在本专利技术的实施例中，使用命令/地址(C/A)总线将所述MPR编程。这些寄存器一旦编程，便可通过读命令访问以在链路训练期间驱动MPR比特到DQ总线上。训练程序一般是在基本输入/输出系统(BIOS)存储器装置中存储的软件程序，但它也可在装置硬件内实现。训练程序执行算法，算法确定与每个存储器接口信号相关联的适当定时延迟。在本专利技术的实施例中，如下面的表1所示，经MR命令进行MPR模式启用和页面选择：MR3表1根据本专利技术，页0用于读和写，而页1-3是只读的。页0中的任何MPR位置（即，MPR0 – MPR3）可通过三个读出模式（即，串行、并行或交错）的任何模式读取；页1、2、3支持串行读出模式。在上电后，MPR页0的内容可包括如表2中定义的默认值。在MPR写命令由存储器控制器102发出时，MPR页0是可写的。在一些实施例中，除非MPR写命令已发出，否则，列104的DRAM装置104-1、104-2...104-n和列106的DRAM装置106-1、106-2...106-n保持下面的默认值。MPR页0（训练模式）地址MPR位置读/写默认值（8比特）BA1:BA000=MPR001010101BA1:BA001=MPR100110011BA1:BA010=MPR200001111BA1:BA011=MPR300000000表2如下所述，本专利技术的实施例允许独特的32比特模式存储用于列(rank)上的每个DRAM装置，从而使得数据总线训练能够并行进行。此外，本专利技术的实施例为系统BIOS提供列上每DRAM装置32比特的存储用于存储诸如MR值的代码，或者用于其它用途（例如，要由BIOS过程使用的临时暂存存储）。图2是根据本专利技术的一实施例，用于将MPR编程的过程的流程图。如本文中所述的流程图提供各种过程动作序列的示例。虽然以特定顺序或次序示出，但除非另有指定，否则，能够修改动作的次序。因此，所示实现只应理解为示例，并且所示过程能够以不同次序执行，以及一些动作可并行执行。另外，在本专利技术的各种实施例中能够省略一个或更多个动作；因此，并非在每个实现中要求所有动作。其它过程流程是可能的。过程200包括用于在系统DRAM存储器上执行写均衡(write leveling)操作的操作，202。写均衡操作包括写测试，它测试存储器系统准确写信息的能力（例如，抗扭斜和将DQ选通脉冲(DQS)的定时与时钟关系匹配）。对列上的DRAM装置启用PDA，204。在一些实施例中，使用MR[x]地址比特“A[y]=1b”本文档来自技高网...

【技术保护点】
一种方法，包括：启用每DRAM可寻址性(PDA)模式用于对列中的一个或更多个动态随机存取存储器(DRAM)装置编程；对于所述一个或更多个DRAM装置启用多用途寄存器(MPR)编程模式；以及对于所述一个或更多个DRAM装置的每个装置，将数据写到多用途寄存器(MPR)。

【技术特征摘要】
【国外来华专利技术】1. 一种方法，包括：
启用每DRAM可寻址性(PDA)模式用于对列中的一个或更多个动态随机存取存储器(DRAM)装置编程；
对于所述一个或更多个DRAM装置启用多用途寄存器(MPR)编程模式；以及
对于所述一个或更多个DRAM装置的每个装置，将数据写到多用途寄存器(MPR)。
2. 如权利要求1所述的方法，其中对多个DRAM装置启用所述MPR编程模式，并且低于每个DRAM装置写到所述MPR的所述数据包括不同值。
3. 如权利要求2所述的方法，其中写到所述MPR的所述数据包括DRAM写训练数据，并且所述方法还包括：
对所述DRAM装置并行执行写训练过程。
4. 如权利要求1所述的方法，还包括：
接收来自基本输入/输出系统(BIOS)的要写到所述MPR的所述数据。
5. 如权利要求1所述的方法，还包括：
对所述列中的所有DRAM装置启用PDA模式。
6. 如权利要求1所述的方法，还包括：
接收在命令/地址(C/A)总线上的数据以便将数据写到所述MPR。
7. 一种系统，包括：
处理核；
存储器，包括具有多个DRAM装置的动态随机存取存储器(DRAM)列；
天线，用于接收要在所述存储器中存储的数据；以及
存储器控制器，用于：
启用每DRAM可寻址性(PDA)模式以便将一个或更多个所述DRAM装置编程；
对所述一个或更多个DRAM装置启用多用途寄存器(MPR)编程模式；以及
对于所述一个或更多个DRAM装置的每个装置，将数据写到多用途寄存器(MPR)。
8. 如权利要求7所述的系统，其中对多个DRAM装置启用所述MPR编程模式，并且对于每个DRAM装置写到所述MPR的所述数据包括不同值。
9. 如权利要求8所述的系统，其中写到...

【专利技术属性】
技术研发人员：KS拜恩斯，S萨，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US