高速串行I/O链路应用中用于从低功率状态快速而稳健恢复的自适应控制环保护制造技术

描述了涉及在高速串行I/O应用中用于从低功率状态快速且稳健地恢复的自适应控制环保护。在一些实施例中，在第一代理处检测第一比特模式，该第一比特模式指示第二代理推测性地进入低功率消耗状态且一个或多个控制环被冻结。（在进入低功率消耗状态后）检测第二比特模式，该第二比特模式指示第二代理从低功率消耗状态的退出且该一个或多个控制环（例如，按指定次序）被解冻。还要求保护和／或公开了其它实施例。

【技术实现步骤摘要】
高速串行I/O链路应用中用于从低功率状态快速而稳健恢复的自适应控制环保护
本公开一般涉及电子学领域。更具体而言，本专利技术的一个实施例涉及高速串行链路I/o应用中用于从低功率状态快速而稳健恢复的自适应控制环保护。
技术介绍
外围组件互连快速(PCIe)是一种计算机系统中常见的输入/输出(I/O或10)接口。然而，随着PCIe速度的增加，所带来的一定的信号失真降低了信号通信可靠性。例如，具有高传输速率的PCIe链路一般可使用自我纠正的反馈控制环来控制模拟接收器电路。然而，噪声数据输入可能在进入或退出一功率状态时发生，这会导致反馈控制环做出反应并且可能将其扰乱为对于电气稳健链路而言并非最优的值。 【附图说明】 参照附图提供详细描述。在附图中，附图标记最左边的数字标识该附图标记首次出现的附图。在不同附图中使用相同的附图标记表示相似或相同的项目。 图1示出可用于实现本文讨论的一个或多个实施例的计算系统的一实施例的框图，该计算系统包括PCIe设备和/或其他I/O设备。 图2示出可用于实现本文讨论的一个或多个实施例的计算系统的一实施例的框图。 图3A示出根据一实施例的方法的流程图。 图3B示出根据一实施例的用于低功率状态退出有限状态机控制CDR环滤波器的框图。 图4示出可用于实现本文讨论的一个或多个实施例的计算系统的一实施例的框图。 图5示出可用于实现本文讨论的一个或多个实施例的计算系统的一实施例的框图。 【具体实施方式】 在以下描述中，阐述众多具体细节以提供对各实施例的透彻理解。然而，在没有这些具体细节的情况下也可实践某些实施例。在其它实例中，并未对公知方法、程序、组件以及电路进行详细描述以免模糊具体实施例。本专利技术的实施例的各方面利用诸如集成半导体电路(“硬件”)、组织成一个或多个程序(“软件”)的计算机可读指令或硬件和软件的某种组合之类的多种方式来执行。出于本公开的目的，对“逻辑”的引用应该表示硬件、软件或其某种组合的意思。 PCIe Gen3 (第3代)(其中PCIe是指PCI express (快速)，其可以根据PCIe基础规范第3次修订(例如，版本1.0，2010年11月10日))和其他具有高传输速率的串行I/O使用自我纠正的反馈控制环来控制模拟接收器电路。在开始的完整链路训练期间，这些环通过捕获(acquisition)来设置为最优的开始值，以便链路以稳健方式发挥电气功能。一旦链路完成训练并且完全可用，控制环持续纠正模拟电路以在比特差错率要求内对进入数据采样。然而，例如，噪声数据输入可能潜在地在进入或退出一功率状态时发生，并会导致反馈控制环做出反应并且可能将其扰乱为对于电气稳健链路而言并非最优的值。对这些种类的接收机而言，具有防止环路暴露到任何种类的噪声数据(比如在进入和退出链路功率管理状态期间可能发生的噪声数据)的精确方案是极为重要的。 在传统的第一代和第二代PCIe设计中，复杂的模拟静噪电路(squelch circuit)一般提供一种检测对较低功率管理状态的进入(杂音(squelch))以保护回路免于噪杂的杂音数据的可靠方式。在高速的第三代PCIe设计中(或者甚至在某些第二代PCIe设计中)，由于复杂的码元间干扰(ISI)和小的信号幅度，在8GT/s及以上进入功率状态的可靠模拟指示是不可行的。在这些高速设计中，模拟指示被数字式的EIOS (电子空闲有序集)比特模式的解码和检测所取代，所述比特模式指示进入较低功率状态的意图。接收器PHY层中的控制器处理器此EIOS模式并且将指示发送到模拟前端(即AFE，其包括一模拟电路，该模拟电路接收进入的模拟信号并解析该模拟信号以接收二进制格式的数据，并且将二进制传送数据转换为模拟信号以通过PCIe链路发送到链路伙伴设备)。 PCIe链路伙伴(诸如图1的控制器135)可向根复合体(root-complex)接收器发送信号，所述信号指示进入较低的功率状态，例如，LO (其中LO通常是指省电状态)，其是期望能够快速唤醒的相对短期的空闲模式。根复合体接收器使用此信号来进入比如LO等较低功率状态，并进而向AFE发送指示以切断适当的模拟电路(或使其空闲)。但是，当前的数字检测方式和LO方案花费极长的时间。链接伙伴在此时间期间可进入杂音模式并开始发送杂音数据，将所述环暴露于杂音数据例如50到IOOns (取决于用于处理EIOS数据的第三代或第二代数据速率)以确认进入低功率状态。而且在许多边界逻辑情况下，环还将在静噪条件期间被暴露于噪杂数据更长的时间段，因为可能没有来自控制器的关于进入较低功率状态的可靠指示。例如，当该链路处于恢复亚状态时，对LTSSM(链接训练和状况状态机)的EIOS检测被掩蔽，而控制器可能不向AFE发送LO进入信号，而这会导致破坏环漂移到非最优位置，该非最优位置可能是无法恢复的。在这种情况下，AFE接收器可能变得暴露于噪杂信号以及共模跳跃，而控制环尝试纠正这些并且稳定到对于常规数据流量而言完全次优的值。在接收器退出较低功率状态后，这可能导致链路失败。 此情形可通过增加从较低频率状态退出时nFTS(帮助AFE接收器实现位锁定所需的快速训练序列的数量)模式的长度和持续时间来部分缓解，但因总退出等待时间增加这可能严重降低功率和性能益处。这种退出等待时间增加占掉能在较低功率状态中所花的时间，这降低了功率管理的益处/效率。对于许多应用和工作负载，可能重复地背靠背地进出较低功率状态。在这些情况下，此问题可能会以非常严重的形式表现，甚至在更长的nFTS的情况下，且接收器可能遇到猝发差错。因此，如果此问题不解决，则带有能够进行第三代PCIe电路架构的产品将面临:(i)在从较低功率状态退出后的链路降级或链路失败；和/或(ii)因退出等待时间会更长，功率和性能益处的降低。 而且，接收器恢复问题的症状可包括: (a) nFTS超时且进入LO上的恢复的链路退出； (b)突发链路停机(SLD)的场景，其中控制器不断言EIOS上的RX_L0 (接收L0)。这导致AFE RX循环被暴露于杂音数据相对较长的时间，这最终会破环自适应环的自我恢复。 (c)背靠背LO事件上的链路性能的缓慢降级。这是由于低功率状态退出开始时的噪杂数据，该噪杂数据会导致接收器自适应环漂移，而LO驻留时间不够长而在进入下一 LO状态之前接收器无法完全恢复。 为此，在一些实施例中，控制器(例如，图1的PCIe控制器135)以特别的方式处理EIOS以生成相对早的以下指示:端点(或代理)(例如，通过解码第一代/第二代中的COMIDLE IDLE IDLE以及第三代中的前4个EIOS码元)正进入较低功率状态。此早期EIOS是对根复合体可能进入LO状态的潜在指示但是在一些边界情况下它可能丢掉EIOS并停留在LO状态中。AFE使用此早期EIOS指示来促成控制环的冻结(并且还装备模拟杂音退出检测逻辑，来检测从低功率状态的杂音退出)。此冻结机制将防止在链路伙伴完成EIOS的传输后控制环对噪杂的杂音数据做出反应。控制器处理EIOS数据以便确认进入低功率状态可能花费大量时间(例如，多达100ns)。如果使用正常的LO进入信号，则每当其进入LO状态时，自适应环可本文档来自技高网...

【技术保护点】
一种装置，包括：耦合于第一代理、用于检测第一比特模式并使得一个或多个控制环冻结的逻辑，其中所述第一比特模式指示第二代理推测性地进入低功率消耗状态；以及用于检测第二比特模式并使得所述一个或多个控制环解冻的逻辑，其中所述第二比特模式指示所述第二代理从所述低功率消耗状态的退出。

【技术特征摘要】
2013.03.15 US 13/831,8921.一种装置，包括: 耦合于第一代理、用于检测第一比特模式并使得一个或多个控制环冻结的逻辑，其中所述第一比特模式指示第二代理推测性地进入低功率消耗状态；以及 用于检测第二比特模式并使得所述一个或多个控制环解冻的逻辑，其中所述第二比特模式指示所述第二代理从所述低功率消耗状态的退出。2.如权利要求1所述的装置，其特征在于，所述一个或多个控制环要包括以下的一个或多个ADR (时钟数据恢复)控制环、AGC (自动增益控制)控制环、DFE (决策反馈均衡)控制环，以及CTOC (连续时间偏移消除)控制环。3.如权利要求2所述的装置，其特征在于，其中第二个逻辑要使得所述CDR控制环在所述AGC控制环、DFE控制环以及CTOC控制环之前解冻。4.如权利要求2所述的装置，其特征在于，第二个逻辑要向所述CDR控制环中注入人工频率偏移以帮助在启动所述AGC控制环、DFE控制环以及CTOC控制环之前快速锁定穿过缓慢响应相位区域。5.如权利要求2所述的装置，其特征在于，第二个逻辑要响应于指示所述CDR控制环的捕获的计时器的期满而解冻所述AGC控制环、DFE控制环以及CTOC控制环。6.如权利要求1所述的装置，其特征在于，进一步包括用于在冻结所述一个或多个控制环后并且响应于计时器的期满来确定所述第二代理是否实际上进入了所述低功率消耗状态的逻辑。7.如权利要求1所述的装置，其特征在于，第一个代理和第二个代理经由链路耦合且其中所述链路包括外围组件互连快速(PCIe )链路。8.如权利要求1所述的装置，其特征在于，所述第一比特模式要包括E1S(电子空闲有序集)比特模式。9.如权利要求1所述的装置，其特征在于，所述第二比特模式要包括EIEOS(电子空闲退出有序集)比特模式。10.如权利要求1所述的装置，其特征在于，所述第一代理要包括PCIe控制器。11.如权利要求1所述的装置，其特征在于，所述第二代理要包括输入/输出设备。12.如权利要求1所述的装置，其特征在于，所述第一代理和所述第二代理经由链路耦八口 ο13.如权利要求12所述的装置，其特征在于，所述链路要包括点对点一致互连。14.如权利要求1所述的装置，其特征在于，所述第一代理要包括用于检测所述第一比特模式的逻辑和用于检测所述第二比特模式的逻辑中的一个或多个。15.如权利要求1所述的装置，其特征在于，所述第一代理、所述第二代理以及所述存储器位...

【专利技术属性】
技术研发人员：Y·何，N·R·纳古拉帕里，S·萨卡，I·赫瑞拉梅佳，R·K·利亚那格，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US