测试单元以及测试结构制造技术

本实用新型专利技术揭示了一种测试单元以及测试结构，该测试单元包括衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间，所述测试单元真实模拟了SRAM结构，可以准确地检测检测硅连接层与栅极之间的可靠性。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
测试单元以及测试结构
本技术涉及半导体制造业中的可靠性(Reliability)领域，特别是涉及一种测试单元以及测试结构。
技术介绍
大规模集成电路的制造需要大量晶体管元件的供应，这些晶体管元件代表用于设计电路之主要的电路元件。例如，数亿个晶体管可设置在目前可利用的大规模集成电路中。然而，随着关键尺寸(Critical Dimension,简称⑶)的持续减小,需要调适且可能需要高度复杂工艺技术的新发展。为了节约SRAM(静态随机存储器)区域的面积，在现有技术中采用硅连接层(业界亦称MO)的结构来连接源极和漏极。如图1所示，在现有技术的SRAM区域，衬底10中具有轻掺杂区11，轻掺杂区11中具有源极12和漏极13，栅极15位于衬底10上，栅极15与衬底10之间通过栅氧化层14隔离。硅连接层16位于栅极15两侧，两侧的硅连接层16分别连接源极12和漏极13，用于源极12和漏极13的导通。硅连接层16与栅极15之间通过侧墙17隔离。然而，由于硅连接层16与栅极15之间的距离较小(即侧墙17的宽度较小)，大约只有20nm?50nm左右。所以，侧墙17—旦出现缺陷，便会影响硅连接层16本文档来自技高网...

【技术保护点】
一种测试单元，其特征在于，包括：衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间。

【技术特征摘要】
1.一种测试单元，其特征在于，包括:衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间。2.如权利要求1所述的测试单元，其特征在于，所述衬底包括隔离区，所述多个栅极、多个硅连接层位于所述隔离区上。3.如权利要求2所述的测试单元，其特征在于，所述隔离区为浅槽隔离。4.如权利要求2所述的测试单元，其特征在于，所述隔离区包括掺杂区，所述多个栅极、多个硅连接层位于所述掺杂区上。5.如权利要求1-4中任意一项所述的测试单元，其特征在于，所述测试单元还包括第一连接层和第二连接层，所述第一连接层连接所述娃连接层，所述第二连接层连接所述栅极。6.如权利要求1-4中任意一项所述的测试单元，其特征在于，所述测试单元包括η个所述硅连接层，所述测试单元还包括第三连接层、第四连接层和第五连接层，所述第三连接层连接第21-l个所述硅连接层，所述第四连接层连接第2i个所述硅连接层，所述第五连接层连接...

【专利技术属性】
技术研发人员：程凌霄，于艳菊，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：新型
国别省市：北京;11