具有电绝缘壁的芯片堆叠及其形成方法技术
【技术实现步骤摘要】
本专利技术涉及芯片堆叠，更具体地，涉及在微凸块（microbump）之间具有电绝缘壁的3D芯片堆叠。
技术介绍
在3D芯片堆叠中，诸如集成电路的芯片在三维堆叠中一个层叠在另一个顶上，其中层之间有电互连。该构造具有很多优点，例如，为设计者提供将数量增加的芯片放置在给定二维区域中的能力，其中芯片之间具有增加的电通信量。由于硅芯片之间没有热膨胀失配，因此可以使用密度为每平方厘米一万以上连接的诸如微凸块的较精细间距（</=100微米）电互连。然而，这种3D芯片堆叠比单独芯片的平面阵列更难以充分冷却。最近，已经观察到了3D芯片堆叠中芯片之间的微凸块接合层的热阻会限制容许功率分布和堆叠高度。此外，在常规倒装芯片（flip-chip）接合中，微凸块区域的尺寸被限制为全满（fully populated）阵列的总尺寸的给定百分比。该设计规则用于防止给定微凸块在相邻衬垫（pad）之间“桥接”。因此，在防止桥接的努力中，经常有必要限制微凸块阵列中的微凸块区域...
【技术保护点】
一种形成芯片堆叠的方法，包括：使焊料衬垫沿着衬底的主表面的平面排列；以及在所述焊料衬垫中的相邻焊料衬垫之间形成电绝缘材料壁。
【技术特征摘要】
2013.01.21 US 13/745,966;2013.08.15 US 13/968,1251.一种形成芯片堆叠的方法，包括：
使焊料衬垫沿着衬底的主表面的平面排列；以及
在所述焊料衬垫中的相邻焊料衬垫之间形成电绝缘材料壁。
2.根据权利要求1所述的方法，其中，所述焊料衬垫的所述排列包括
在所述主表面上镀敷焊料衬垫材料。
3.根据权利要求1所述的方法，其中，所述壁的所述形成包括将所述
壁形成为连续壁。
4.根据权利要求1所述的方法，其中，所述连续壁的所述形成包括形
成六角形阵列。
5.根据权利要求1所述的方法，还包括：
在所述焊料衬垫的顶面上设置金属柱，所述壁的顶部边缘部分在所述
金属柱的顶面上方移位而形成凹处；以及
在所述凹处中设置焊点。
6.根据权利要求1所述的方法，还包括：在所述焊料衬垫上形成焊点。
7.根据权利要求1所述的方法，其中，所述焊点的所述形成包括金属
间化合物（IMC）接合。
8.一种形成芯片堆叠的方法，包括：
将芯片堆叠元件形成为包括具有两个主表面的衬底、沿着所述主表面
中的一个主表面的平面排列的焊料衬垫、以及由被设置在所述焊料衬垫中
的相邻焊料衬垫之间的电绝缘材料形成的壁；
将邻近的芯片堆叠元件形成为包括具有两个主表面的衬底、沿着所述
主表面中的一个主表面的平面排列的导电籽层衬垫、被设置在所述导电籽
层衬垫的顶面上的金属柱、以及被设置在所述金属柱上的凸块下冶金和焊
点材料；以及
相对于所述芯片堆叠元件设置所述邻近的芯片堆叠元件，使得所述焊
点材料与所述芯片堆叠元件的所述焊料衬垫对准。
9.根据权利要求8所述的方法，其中，所述邻近的芯片堆叠元件的所
述形成包括：
在所述微凸块中的相邻微凸块之间形成电绝缘材料壁；以及
将所述邻近的芯片堆叠元件的所述壁的顶部边缘部分形成为窄于所述
芯片堆叠元件的所述壁的顶部边缘部分。
10.根据权利要求8所述的方法，其中，所述焊料衬垫占据所述一个
主表面的大于约25-30%的面积。
11.根据权利要求8所述的方法，其中，所述焊料衬垫具有约100微
米以下的间距。
12.根据权利要求8所述的方法，还包括：将所述焊点材料形成为占
据所述芯片堆叠的约50%以上的面积的焊点。
13.根据权利要求12所述的方法，其中，所述形成包括以约100微米
以下的间距形成所述焊点和邻近的焊点。
14.根据权利要求8所述的方法，还包括：在每一个芯片堆叠元件附
近设置绝缘壁。
15.一种形成芯片堆叠的方法，包括：
将芯片堆叠元件形成为包括具有主表面的衬底、沿着所述主表面排列
的焊料衬垫、以及由设置在相邻焊料衬垫之间的电绝缘材料形成的壁；
将邻近的芯片堆叠元件形成为包括具有主表面的衬底、沿着所述主表
面排列的导电籽层衬垫、被设置在所述导电籽层衬垫的顶面上的金属柱、
以及被设置在所述金属柱上的凸块下冶金和焊点材料；以及
相对于所述芯片堆叠元件设置所述邻近的芯片堆叠元件，使得所述焊
点材料与所述焊料衬垫对准。
16.根据权利要求15所述的方法，其中，所述邻近的芯片堆叠元件的
所述形成包括：
在所述微凸块中的相邻微凸块之间形成电绝缘材料壁；以及
将所述邻近的芯片堆叠元件的所述壁的顶部边缘部分形成为窄于所述
芯片堆叠元件的所述壁的顶部边缘部分。
17.根据权利要...
【专利技术属性】
技术研发人员：E·G·科尔根，罗载雄，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US
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