一种栅极驱动电路及显示器制造技术

本发明专利技术公开了一种栅极驱动电路及显示器，所述栅极驱动电路包括多个移位寄存器单元，一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个所述移位寄存器单元和多个使能电路；所述多个使能电路，与所述多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的所述逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。本发明专利技术使一个移位寄存器可同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。

【技术实现步骤摘要】
一种栅极驱动电路及显示器
本专利技术涉及显示
，尤其涉及一种栅极驱动电路及显示器。
技术介绍
目前，在薄膜场效应晶体管(Thin Film Transistor,TFT)面板上，可以包括有:包括多个像素电极的有效显示区域(可以用AA表示)、用于对AA区中每个像素电极连接的TFT进行开关控制的垂直移位寄存器(Vertical Shift Register, VSR)以及为VSR提供信号的集成电路芯片，如图1所示，图1为现有技术提供的TFT面板结构示意图。图2为现有技术提供的垂直移位寄存器的栅极驱动电路的结构示意图，如图2所示，VSR包括多个级联的移位寄存器单元(Shift Register，SR)、开启脉冲信号STV提供线、复位信号GRESET提供线、第一时钟(CLKl)提供线和第二时钟(CLK2)提供线。VSR电路每一级都采用一个移位寄存器电路，STV脉冲覆盖CLKl的第一个脉冲，CLKl和CLK2脉冲交替提供，并通过Enable电路实现移位寄存器的功能。左侧VSR移位寄存器工作时的时序图如图3所示，CLKl和CLK2的相位彼此相反。栅极驱动电路工作过程如下:当STV=I,输出一高电平脉冲给第一行像素单元相连的移位寄存器单元SRl的输入端，使第一行移位寄存器单元(SRl)打开，对面板内输出栅极高电平，其它行处于关闭状态，同时为下一行移位寄存器单元(SR3)输 入端注入高电平，使第二行打开；当第二行SR3输出高电平时，其它行处于关闭状态，同时为其下一行(移位寄存器SR5)输入端注入高电平，依次顺延，直到最后一行，各移位寄存器单元(SRl~SR2N-1)的输出信号为OUTl~0UT2N-1，如图3所示。上述方案中的每一个移位寄存器单元只能控制一条栅线，该移位寄存器单元占据VSR40%以上的面积，面对如此多的VSR TFT器件，窄边框设计难以实现。
技术实现思路
有鉴于此，本专利技术实施例提供一种栅极驱动电路及显示器，使一个移位寄存器可同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。一种栅极驱动电路，包括多个移位寄存器单元，所述栅极驱动电路还包括:一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个移位寄存器单元和多个使能电路；多个使能电路，与多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。一种显示器，该显示器包括:显示区域，包括用于显示图像的多个像素，栅极驱动电路，用于将扫描信号送至所述显示区域，数据驱动电路，用于将数据信号送至所述显示区域，其中，该栅极驱动电路为本专利技术实施例提供的任一所述的栅极驱动电路。本专利技术提供的栅极驱动电路及显示器，通过使用一个移位寄存器同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。【附图说明】图1为现有技术提供的TFT面板结构示意图；图2为现有技术提供的垂直移位寄存器的栅极驱动电路的结构示意图；图3为现有栅极驱动电路中左侧垂直移位寄存器电路的时序图；图4是本专利技术第一实施例中提供的栅极驱动电路的结构示意图；图5是本专利技术第二实施例中提供的栅极驱动电路的结构示意图；图6是本专利技术第二实施例中提供的第一逻辑电路?第五逻辑电路的结构示意图；图7是本专利技术第三实施例中提供的栅极驱动电路的结构示意图；图8是本专利技术第三实施例中提供的使能电路的结构示意图；图9是本专利技术实施例提供的栅极驱动电路的结构示意图；图10是本专利技术实施例提供的栅极驱动电路的时序图。【具体实施方式】下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。本专利技术实施例提供的栅极驱动电路可减少布线空间，实现面板窄边框化，尤其适用于小尺寸的TFT面板。一般地，在一个图像帧中，驱动每条栅线的驱动信号均为只包括一个方波脉冲的信号，即在一个图像画面中每条栅线仅被驱动一次，整个显示屏中所有的栅线按照从上到下逐行扫描的方式依次被驱动；当然并不局限于逐行依次驱动的方式，也可分区域驱动，例如在一次扫描中同时驱动两行。图4为本专利技术实施例一提供的栅极驱动电路的结构示意图，本实施例提供的栅极驱动电路可减少布线空间，实现面板窄边框化，尤其适用于小尺寸的TFT面板。该栅极驱动电路包括多个移位寄存器单元11(SR1?SRN)，还包括一逻辑电路12和多个使能电路13。其中，一逻辑电路12，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个移位寄存器单元11和多个使能电路13。在本实施例中，通过给移位寄存器单元11增加一个逻辑电路12，将时钟信号转换成所需的逻辑脉冲信号，驱动多个移位寄存器单元11和多个使能电路13。多个使能电路13，与多个移位寄存器单元11 一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。在本实施例中，使能电路与移位寄存器单元一对一连接，将每个移位寄存器单元输出的一个脉冲信号和逻辑电路输出的逻辑脉冲信号都转化为两个脉冲信号输出，分别用于驱动多条栅线，使每个移位寄存器单元能够同时控制两条栅线，大大减少了移位寄存器单元的个数，从而减少布线空间，有利于实现面板窄边框化。将每个移位寄存器单元输出的一个脉冲信号和逻辑电路输出的逻辑脉冲信号都转化为两个脉冲信号输出的原理及实现方式有多种，本实施例仅在此举出以下【具体实施方式】作为范例。对于所述多个第二脉冲信号的时序图形，可以有多种方案。以一个使能电路输出两个第二脉冲信号且所驱动的两条栅线为相邻的为例，这两个第二脉冲信号可以是互补的同步信号，即在这两个第二脉冲信号组成的时间周期内其中一个第二脉冲信号在一个周期内前段为高电平，在一个周期内后段为低电平，另一个第二脉冲信号在一个周期内前段为低电平，在一个周期内后段为高电平，此时所驱动的两条栅线依次被驱动；也可以是高电平的时序完全相同的信号，此时所驱动的两条栅线同时被驱动；也可以是高电平部分重叠的信号；以上各种情况中，两个第二脉冲信号的高电平持续时间可以相等，也可以不相等。所述两个第二脉冲信号驱动不相邻的两条栅线时可作类似分析。当然，最优选的方式是依次驱动两条相邻的栅线，且被驱动的顺序与显示基板上所有栅线被驱动的顺序一致，且持续时间相同，此时显示效果最佳。该【具体实施方式】中，多个使能电路13将多个移位寄存器单元11输出的第一脉冲信号和逻辑电路12输出的逻辑脉冲信号进行转换，形成多个第二脉冲信号，且这些所述的第二脉冲信号除逐个落后一定时间外，频率、幅度等均相同。其中，具体落后的时间，与多个使能电路13输出多少个第二脉冲信号有关。本专利技术第一实施例提供的栅极本文档来自技高网...

【技术保护点】
一种栅极驱动电路，包括多个移位寄存器单元，其特征在于，还包括：一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动所述多个移位寄存器单元和多个使能电路；所述多个使能电路，与所述多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的所述逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。

【技术特征摘要】
1.一种栅极驱动电路，包括多个移位寄存器单元，其特征在于，还包括: 一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动所述多个移位寄存器单元和多个使能电路； 所述多个使能电路，与所述多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的所述逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。2.根据权利要求1所述的栅极驱动电路，其特征在于，同一使能电路输出的所述第二脉冲信号的脉冲持续时间相等，且所述第二脉冲信号的高电平持续时间不相重叠。3.根据权利要求1所述的栅极驱动电路，其特征在于，所述多个移位寄存器单元包括从第I级移位寄存器单元至第2*N-1级移位寄存器单元依次级联的第一侧N级移位寄存器单元，从第2级移位寄存器单元至第2*N级移位寄存器单元依次级联的与第一侧相对的第二侧N级移位寄存器单元，所述N为大于I的整数。4.根据权利要求3所述的栅极驱动电路，其特征在于，所述逻辑电路包括: 第一逻辑电路，用于接收第一时钟信号和第四时钟信号，并输出第一逻辑脉冲信号，所述第一逻辑脉冲信号用于驱动所述第一侧N级移位寄存器单元的奇数行移位寄存器单元； 第二逻辑电路，用于接收第一时钟信号和第二时钟信号，并输出第二逻辑脉冲信号，所述第二逻辑脉冲信号用于驱动所述第二侧N级移位寄存器单元的奇数行移位寄存器单元； 第三逻辑电路，用于接收第二时钟信号和第三时钟信号，并输出第三逻辑脉冲信号，所述第三逻辑脉冲信号用于驱动所述第一侧N级移位寄存器单元的偶数行移位寄存器单元； 第四逻辑电路，用于接收第三时钟信号和第四时钟信号，并输出第四逻辑脉冲信号，所述第四逻辑脉冲信号用于驱动所述第二侧N级移位寄存器单元的偶数行移位寄存器单元； 第五逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出第五逻辑脉冲信号，所述第五逻辑脉冲信号用于驱动所述多个使能电路。5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一逻辑脉冲信号经过第一反相器输出第一反相逻辑脉冲信号，所述第一反相逻辑脉冲信号用于驱动与所述第一侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路；所述第二逻辑脉冲信号经过第二反相器输出第二反相逻辑脉冲信号，所述第二反相逻辑脉冲信号用于驱动与所述第二侧N级移位寄存器单元的偶数行移位寄存器单元相连的使能电路；所述第三逻辑脉冲信号经过第三反相器输出第三反相逻辑脉冲信号，所述第三反相逻辑脉冲信号用于驱动与所述第一侧...

【专利技术属性】
技术研发人员：黄强灿，
申请(专利权)人：厦门天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：福建;35