描述了具有用于均匀网格金属栅极和沟槽接触切口的全局链路的集成电路结构。结构包括栅电极和导电沟槽接触之间的电介质侧壁间隔物。第一和第二平行电介质切割插塞结构延伸穿过栅电极、穿过电介质侧壁间隔物和穿过导电沟槽接触。第二电介质切割插塞具有横向...

本文提供了形成半导体器件的技术，该半导体器件包括在相邻器件之间的栅极沟槽内自对准的一个或多个栅极切口。半导体器件包括围绕半导体区域或在半导体区域上的栅极结构。栅极结构包括栅极电介质和栅电极。栅极结构可以被栅极切口中断，该栅极切口延伸穿过...

本申请公开了依赖实时上下文的深度学习。在示例中，一种装置包括：多个执行单元；以及逻辑，至少部分地包括硬件逻辑，用于：接收用于训练神经网络的多个数据输入，其中数据输入包括训练数据和权重输入；以第一形式表示数据输入；以及以第二形式表示权重输...

提供了用于使用户设备(UE)知道网络是否在演进分组系统(EPS)中支持UE路由选择策略(URSP)配置的系统、装置、方法和计算机可读介质。例如，UE可以接收会话管理功能(SMF)和/或分组数据网络(PDN)网关‑控制平面功能(PGW‑C...

公开了用以调试用于执行人工智能计算工作负载的诸如神经网络加速器之类的硬件加速器的方法、装置、系统和制造品。一种示例装置包括：具有核心输入和核心输出的核心，以基于机器学习模型执行可执行代码以基于数据输入生成数据输出，以及耦合到所述核心的调...

本文描述的实施例可以包括针对封装上管芯到管芯(D2D)互连的装置、系统、技术、或过程。具体地，本文的实施例可以涉及存储器的封装上D2D互连，这些互连使用或涉及通用芯粒互连快速(UCIe)适配器或物理层(PHY)。描述并要求保护其他实施例。

本公开的发明名称是“GPU异步直接存储器访问应用”。一个实施例提供了一种图形处理器，包括：基础管芯，所述基础管芯包含多个小芯片插槽；以及多个小芯片，所述多个小芯片与所述多个小芯片插槽耦合。所述多个小芯片中的小芯片包含：图形核心集群，所述...

本发明的主题是“图形处理器可寻址屏障”。一个实施例提供了一种图形处理器，所述图形处理器包括基础管芯和多个小芯片，所述基础管芯包括多个小芯片插槽，将所述多个小芯片与所述多个小芯片插槽耦合。多个小芯片中的至少一个小芯片包括多个处理元件、与多...

本公开的发明名称是“组合MX和稀疏性表示”。一个实施例提供了一种图形处理器，包括存储器接口以及处理集群阵列，所述处理集群阵列包括经由交换互连网络所互连的多个处理资源，所述多个处理资源中的至少一个处理资源包括矩阵加速器，所述矩阵加速器被配...

公开了用于通过多个潜在异构计算节点对扩展存储器进行受信任访问的装置和方法。在超级信任根(SROT)下描述了多个信任根。一个实施例包括:主机处理器的核心；主机处理器存储器子系统，用于提供对主机处理器存储器的访问；归属代理，用于提供由核心对...

本公开的发明名称是“神经网络缩放因子的层次结构”。本文中描述的实施例提供了在将神经网络数据量化为缩减位表示时便于分层缩放的技术。该技术包括以下操作：加载与神经网络相关联的张量的分层缩放图；基于分层缩放图将张量分区成多个区域，所述多个区域...

描述了矩阵和张量的基于低秩分解的硬件压缩。一种设备的示例包括：计算机存储器，该计算机存储器用于存储用于进行处理的数据；以及一个或多个处理资源，该一个或多个处理资源包括一个或多个加速器，该一个或多个加速器包括用于处理一个或多个矩阵的电路系...

本公开描述了稀疏矩阵内容的硬件压缩。一个实施例提供一种图形处理器，该图形处理器包括：基础管芯，该基础管芯包括多个小芯片插槽；以及多个小芯片，该多个小芯片与多个小芯片插槽耦合。多个小芯片中的至少一个小芯片包括：图形核心集群，该图形核心集群...

一个实施例提供了一种图形处理器，该图形处理器包括：存储器接口；至多个计算引擎的多个接口；处理资源集群，该处理资源集群包括多个处理资源，该多个处理资源被配置成用于代表多个计算引擎执行指令；以及虚拟化电路，该虚拟化电路被配置成用于经由多个计...

本公开涉及对高带宽互连的基于ASCON的保护。公开了一种促进对高带宽互连的基于Ascon的保护的装置。该装置包括托管处理核心的芯粒的Ascon硬件电路，该电路包括：输入多路复用器，用于接收Ascon硬件电路的输入数据；第一管线级硬件电路...

本公开涉及用于GPU虚拟化的工作负载的可配置架构带宽节流。一个实施例提供了一种图形处理器，包括：存储器接口；图形核心集群，包括多个图形核心；以及互连架构，用于互连包括该多个图形核心的多个硬件客户端。互连架构包括与多个图形核心耦合的多个架...

本公开内容涉及用于多芯片复合器件中到背侧管芯金属化部的顶侧电力传输的3D管芯堆叠体再分布层。微电子器件、组件和系统包括多芯片架构，该多芯片架构具有一个或多个集成电路管芯和金属化网络，该一个或多个集成电路管芯在基础管芯上方并且键合到基础管...

本文提供了用于在同一衬底上形成在沟道区域中具有不同总数的半导体主体(例如，纳米带)的非平面半导体器件(例如，全环栅或叉片器件)的技术。任何数量的半导体器件各自包括在第一方向上延伸的一个或多个半导体主体，以及在第二方向上在半导体主体中的每...

本公开涉及对于AI PC的AI模型保护。一个实施例提供了一种图形处理器，该图形处理器包括具有包括多个芯粒插口的基底管芯，以及与多个芯粒插口耦合的多个芯粒。多个芯粒中的至少一个包括图形处理集群，该集群包括多个处理资源。多个处理资源包括矩阵...

具有带电介质插塞的切割金属栅极的集成电路结构。一种集成电路结构，包括在浅沟槽隔离(STI)结构上面的鳍片或多个水平堆叠的纳米线。栅极电介质材料层在鳍片或多个水平堆叠的纳米线上方以及在STI结构上方。导电栅极层在栅极电介质材料层上方。导电...