本公开涉及一种超级前送处理器。所公开的方法和系统使得处理器能够有效果且有效率地减少或消除与将一个寄存器的值复制到另一个寄存器的指令有关的等待时间。处理器包括超级前送表、超级前送逻辑块和计算引擎。超级前送表存储条目，其中条目具有有效位、键...

本发明公开了一种用于存储器操作绑定的装置和方法。处理器被配置为评估存储器操作绑定标准，以选择性地识别存储器访问计划内的存储器操作绑定机会。响应于所述存储器操作绑定机会，存储器操作被合并，以形成具有加速的存储器访问的修改的存储器访问计划。

提供具有高效返回预测能力的分支目标缓冲器，并提供改善的分支目标缓冲器（BTB）和在具有流水线的微处理器中处理数据的方法。根据各种实施例，提供包含非返回缓冲器、返回缓冲器和多路复用器的BTB。非返回缓冲器被设计为存储多个非返回条目。各非返...

本申请涉及针对多数据体系结构的精确的异常信号发送。提供了利用多数据处理单元处理器对多个元素执行一个或多个操作的方法和系统。处理器接收包含多个元素的输入矢量。所述处理器判断对第一元素执行第一操作是否会导致异常，如果是，则向输出寄存器中存储...

一种重新编码的指令集架构（ＩＳＡ）提供了较小位宽的指令或者较小和较大位宽的指令的组合，以提高指令执行效率和减小代码足印。该ＩＳＡ可以从具有较大位宽的指令的传统ＩＳＡ重新编码而得到，并且可以用于统一一个或更多个ＩＳＡ扩展（诸如，应用专用Ａ...

本发明涉及用于执行高带宽的存储器复制的系统和方法。存储器传输指令允许将来自第一存储器位置的数据复制到第二存储器位置而不使用加载和存储字指令，从而实现高带宽复制。在一个实施例中，该方法包括：步骤（１）对来自第一存储器传输指令的目的地地址解...

本发明公开了用于自动硬件中断处理的系统和方法。提供了一种处理系统，其包括中断引脚、多个寄存器、堆栈指针和自动中断系统。所述多个寄存器存储多个处理器状态值。当所述系统在所述中断引脚上检测到中断时，所述系统准备进入异常模式，其中自动中断系统...

一种重新编码指令集架构(ISA)，其提供了较小位宽指令或较小或较大位宽指令的组合，以提高指令执行效率并减少代码足印。该ISA可重新编码自一个具有较大位宽指令的传统ISA，并且该重新编码的ISA能够维持与其来自的ISA在汇编级别的兼容性。...

一种处理器，包括执行多个线程的处理器内核。分叉的线程调度器包括内部处理器内核部件和外部处理器内核部件。该所述分叉的线程调度器识别何时多个线程的全部被阻断，并在此之后自动进入默认的低功率休眠模式。

用于处理器的加载／存储单元及其应用。在一个实施例中，加载／存储单元包括被配置用于存储与特定类别的指令相关联的信息和数据的加载／存储队列。存储在加载／存储队列中的数据可以被旁路到相关指令。当属于特定类别指令的指令完毕并且该指令与高速缓存未...

本发明提供一种基于数据高速缓存路线预测方案的虚拟提示及其应用。在一个实施例中，处理器基于虚拟提示值或混叠路线预测值从数据高速缓存取出数据，并且在用于该数据的物理地址可用之前将该数据转送到相关的指令。在物理地址可用之后，将物理地址与转送的...

公开了一种通过形成并处理两个解码的指令在处理器中实现的条件移动指令及其应用。在一个实施例中，条件移动指令指定第一源操作数、第二源操作数以及既是源又是目的地的第三操作数。如果第二操作数的值与指定值不相等，则第一解码的指令将第三操作数移动到...

一种具有减小数据高速缓存访问功率的微标签阵列的处理器和系统。该处理器和系统包括具有多个ｄａｔａｒａｍ、处理器流水线寄存器（４０２）和微标签阵列（４１０）。该微标签阵列被耦合到该高速缓存和处理器流水线寄存器。该微标签阵列存储基址数据位或基...

一种追踪处理器指令的方法，包括依照精简指令状态描述符来表征处理器 状态变化。使用处理器指令追踪所述精简指令状态描述符，但并不追踪处理器 数据。

本发明提供了低开销／省电处理器同步机制及其应用。在一个实施例中，本发明提供了一种具有链接加载寄存器的处理器并且执行与链接加载寄存器有关的指令。第一指令使得处理器将由第一指令指定的第一值加载到寄存器文件的第一寄存器内并且将第二值加载到链接...

一种用于乱序处理器流水线中的分布式记分板调度的处理器核和方法。在实施例中，控制逻辑将操作数可用性位附加于每一个指令。所附加的操作数可用性位形成每一个指令的一个分布式记分板。所附加的操作数可用性位与该指令一同被传送经过多个处理器流水线级。...

一种在计算机系统中防止数据损失的方法，特征在于： 在由每个都至少具有１个超高速缓冲存储器的多个处理装置所构成的计算机系统内防止数据损失的方法中，这是一种这样的方法：在计算机系统中维持多处理器超高速缓冲存储器的同步；至少１个处理装置...

一种在计算机系统内部处理指令的装置，其特征在于： 具有第１及第２指令存储电路、指令调度电路和指令装入电路；第１及第２指令存储电路用于分别存储可以并行输出的Ｎ个指令； 指令调度电路与上述第１指令存储电路连接，用于调度存储在上述...

一种对一个或多个指令集进行再编码的方法与装置。从指令高速缓存器中读取扩展指令和可扩展指令。标签比较与选路单元进行校验，以验证每一条指令都是需要的指令。指令登台单元将扩展指令送往再编码单元的第一再编码器，并将可扩展指令送往第二再编码器。在...

处理器包括指定电源性能度量的软件控制模块。策略管理器响应所述软件控制模块。分派调度器响应所述策略管理器，按照所述电源性能度量运行所述处理器。