计算机系统内部处理指令的装置制造方法及图纸

一种在计算机系统内部处理指令的装置，其特征在于： 具有第１及第２指令存储电路、指令调度电路和指令装入电路；第１及第２指令存储电路用于分别存储可以并行输出的Ｎ个指令； 指令调度电路与上述第１指令存储电路连接，用于调度存储在上述第１指令存储电路内的Ｌ个指令，并设Ｌ等于或小于上述Ｎ； 指令装入电路与上述第１及第２指令存储电路连接，用于在Ｌ个指令从上述第１指令存储电路中调度出之后并且别的指令还未从上述第１指令存储电路调度之前将Ｌ个指令从上述第２指令存储电路装入上述第１指令存储电路。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及计算机系统，特别是计算机系统内部处理指令的装置。通常，在计算机内部，执行从指令存储器中取出指令，存储到缓冲器内，并向1个或多个中央处理装置(CPU)传送。附图说明图10A～图10C是1次最多可以执行4个指令的现有的系统。其中，各个指令按照程序的顺序标以字母。如图10A所示的那样，指令缓冲器10内含有多个指令串14A—C，各指令串包含4个指令。存储在指令缓冲器10内的指令为了执行它们，在分配发送(以下称为调度)之前，装入由4个寄存器构成的调度寄存器内。当4个指令从调度寄存器18同时被调度时，另外的4个指令从指令缓冲器10装入调度寄存器18内，继续进行处理。但是，由于资源的竞争及其他原因，有时不能同时调度4个指令。图10B是同时只调度2个指令的情况。在现有的计算机系统中，不论在何时，由于对可装入指令类型及代码配置的限制，在从指令缓冲器10再次将指令向调度寄存器18传送之前，系统必须等待到调度寄存器18成为全空状态。结果，在该例中，在下1个循环中最多只能调度2个指令(C、D)，然后，调度寄存器18再行装入(4个指令E、F、G及H)。特别是几个新的指令(例如E、F)在调度先行的指令集(A、B)之后，如果考虑也可以将它们与留在调度寄存器内的指令(C、D)一起进行调度，则对这些新的指令向调度寄存器18装入的限制，将大大缩小该系统的功能。对现有的计算机系统的其他限制，关系到把处理转到指令存储器后续指令以外的指令那样的转移指令的处理。通常，指令取出之后，按照具有多个阶段的流水线顺序进行处理。因此，通常在流水线内处于下一个序号的指令与转移指令接续。例如，当整个流水线的后面阶段满足转移条件时，便中止执行指令，转移指令的后续指令在流水线内部必须无效。并且，必须从指令存储器取出适当的指令，从流水线的开头开始进行处理。因此，从满足转移条件开始到开始执行适当的指令，需要一定的时间。本专利技术的目的旨在提供一种在计算机内部处理指令的装置，该装置不论刚刚调度的指令数和指令的类型及其配置如何，总是能够调度4个指令。在本专利技术的一个实施例中，计算机系统具有第1和第2指令存储电路，各存储电路为了并行输出而存储着N个指令。与第1指令存储电路连接的指令调度电路调度第1指令存储电路存储的L个指令，这里，L等于或小于N。与第1和第2指令存储电路连接的指令装入电路在从第1指令存储电路调度了L个指令之后、以及进一步从第1指令存储电路调度别的指令之前，将L个指令从第2指令存储电路装入第1指令存储电路。本专利技术的另一个目的在于提供一种在计算机系统内部处理指令的装置，该装置在取出指令的时刻进行转移的预测，通过立即取出转移目的指令，在执行转移指令之后准备转移目的指令。在本专利技术的一个实施例中，指令存储器存储着多个指令串，转移存储器存储着多个转移预测入口。各转移预测入口含有执行指令存储器的转移指令时用于预测由该转移指令指定的转移是否成功的信息。各转移预测入口包括表示含有转移成功时执行的转移目的指令的行所具有的转移目的地址的转移目的字段、表示转移目的指令在由转移目的地址指示的行内位于何处的目的字段和表示转移指令在与转移目的地址对应的行内位于何处的源字段。计数器保持用于使指令存储器定址的地址值，增量电路用于在正常操作时为将指令存储器内的行顺序定址而增加计数器的地址值。当由指令存储器内的转移指令指示的转移由转移预测入口进行了该转移指令执行时成功的预测时，计数器加载电路就将转移目的地址装入计数器内。这样，在包含转移指令的行之后，便取出包含转移目的指令的行，并进行并行运行。无效化电路用于使位于转移指令之后并且包含该转移指令的行所包含的指令和位于转移目的指令之前并且包含该转移目的指令的行所包含的指令无效。为了达到上述目的，本专利技术的在计算机系统内部处理指令的装置具有第1及第2指令存储电路、指令调度电路和指令装入电路。第1及第2指令存储电路用于分别存储可以并行输出的N个指令；指令调度电路与上述第1指令存储电路连接，用于调度上述第1指令存储电路存储的L个指令，并设L等于或小于上述N；指令装入电路与上述第1及第2指令存储电路连接，用于在L个指令从上述第1指令存储电路中调度出之后并且在别的指令从上述第1指令存储电路中调度出之前将L个指令从上述第2指令存储电路装入上述第1指令存储电路。另外，本专利技术的在计算机系统内部处理指令的另一种装置具有指令存储电路、指令调度电路、指令排队电路和指令装入电路。指令存储电路用于存储可以并行输出的N个指令；指令调度电路与上述指令存储电路连接，用于调度上述指令存储电路存储的L个指令，并设L等于或小于N；指令排队器用于从指令存储器内存储N个指令的M个行；指令装入电路与上述指令存储电路和上述指令排队器连接，用于在L个指令从上述指令存储电路中调度出之后并且别的指令从上述指令存储电路中调度出之前将L个指令从上述指令排队器装入到上述指令存储电路。另外，本专利技术的又一种在计算机系统内部处理指令的装置具有指令存储器和转移存储器。指令存储器用于存储多个指令串；转移存储器用于在执行指令存储器的转移指令时存储多个含有用于预测由该转移指令指定的转移是否成功的信息的转移预测入口。按照本专利技术，不论刚刚调度的指令数和指令的类型及其配置如何，总是可以调度4个指令。另外，在指令取出的时刻进行转移的预测，通过立即取出转移目的指令，在执行转移指令之后就准备转移目的指令。图1是本专利技术实施例的计算机系统中的取出和调度的框图。图2是本专利技术的实施例用于进行取出和调度的装置的框图。图3是表示图2所示的指令排队电路的动作的框图。图4是本专利技术的另一个实施例用于进行取出和调度的装置的框图。图5是本专利技术的实施例用于进行转移预测的装置的框图。图6是表示图4所示的转移高速缓冲器入口的实施例的框图。图7是本专利技术实施例的指令流水线取出(F)阶段的框图。图8是本专利技术实施例的指令流水线译码(D)阶段和地址生成(AD)阶段的框图。图9是本专利技术实施例的指令流水线执行(E)阶段和写(W)阶段的框图。图10是现有的计算机系统的取出和调度的框图。图1A—D是本专利技术实施例的计算机系统的指令的取出和调度的框图。和图10A—D所示的例子一样，这里也假定开始调度2个指令(A、B)。但是，与图10A—D所示的例子不同的是如图1B所示的那样，调度出的2个指令立刻置换为后续的2个指令(E、F)。因此，在下一个时钟周期内，就可以调度4个指令。另外，为了表示按程序顺序接在先行调度的指令后面的指令位置，使用了指针26。这里，如果如图1C所示的那样在下一个时钟周期内调度3个指令时，适当的寄存器22A、22C、22D有效，由图1B的指针26所示的指令和2个后续指令一起开放。之后，调度寄存器18按照程序顺序利用后续的指令缓冲器10的3个指令进行装入。这里，为了向调度寄存器18供给指令，应注意需要指令缓冲器的2个指令串。例如，如图1C所示的那样，指令串14C将指令(G、H)供给调度寄存器18，指令串14B将指令(I)供给调度寄存器18。如1个指令串有4个指令，则将包含应向调度寄存器18装入的下一个指令的指令串称为“开头四组”，将包含应完成传送处理、同时应向调度寄存器18装入的指令的下一个指令串称为“后续四组”。当开头的四组经传送处理成为本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：钱达·S·乔希，保罗·罗德曼，彼得·苏颜特，莫尼卡·R·诺法尔，
申请(专利权)人：MIPS技术公司，东芝株式会社，
类型：发明
国别省市：