一种在具有ｍ＋ｎ位的地址位宽度的流水线式处理器里的改进的编址方法，包括存储对应第一地址范围的ｍ位高位比特，同时还存储与该被选多个数据中各个数据相关地址的ｎ位低位比特。确定后继数据地址，取后继数据。响应取其地址超过该第一地址范围的后继数据，把状态寄存器设置为第一状态，响应被置为第二状态下的该状态寄存器，调度该后继数据以在该流水线式处理器内进行处理。然后存储该后继数据的ｎ位低位比特。（*该技术在2015年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术一般性地涉及数据处理系统里的改进的编址方法和系统，并具体地涉及一种处理器里的改进的编址方法和系统，这种处理器具有m+n位的地址位宽度并使用宽度小于m+n位的地址寄存器。更具体地，本专利技术涉及一种改进型的编址方法和系统，其把m位高位比特存储到一个地址寄存器里，这m位高位比特对应于存储器内的一个地址范围，该存储器含有多个要在一个处理器里执行的数据。在计算机系统的设计中，为增强性能应用了许多不同的设计技术。这些设计技术包括增加处理器的数据及地址位宽度，减少处理器的指令集和在处理器里以流水线方式处理指令。当前，许多计算机的体系结构采用64位编址，因为64位编址比起常规的32位编址具有大得多的地址空间和更高的吞吐量。可以理解，在包括64位编址和流水线执行两种技术的计算机体系结构里，性能将会大大增强。但是，在流水线方式下运行处理器引起通过把指令的相联地址存储到缓冲区和栈里以对处理器内指令的执行进行跟踪的额外要求。在64位处理器内，用于跟踪指令执行的地址缓冲区和栈所需的处理器芯片面积变得相当大。因为处理器芯片的成本随着芯片面积的增大而增加，应用常规编址技术的64位流水线处理器要大大贵于32位处理器。从而，需要一种在64位流水线式处理器内的编址方法和系统，这种编址方法和系统通过应用小于64位的编址单元使得所需的处理器芯片面积为最小。因此，本专利技术的一个目的是在数据处理系统中提供一种改进的编址方法和系统。本专利技术的另一个目的是在一种处理器里提供一种改进的编址方法和系统，这种处理器具有m+n位地址位宽度并使用位宽度小于m+n的地址寄存器。本专利技术的再一个目的是提供一种改进的编址方法和系统，其在一个地址寄存器里存储m位高位比特，这m个高位比特对应于一个地址范围，这个地址范围内含有多个要在一个处理器里执行的数据。如现在所描述的那样达到上述目的。公开一种在具有m+n位的地址位宽度的一种流水线式处理器里的改进的编址方法，该方法包括存储对应于一个第一地址范围的m位高位比特，该第一地址范围包括多个该流水线式处理器所执行的被选择数据。同时还存储该被选的多个数据中各个数据相应地址的n位低位比特。在确定该处理器内要执行的一个后继数据的地址之后，取这个后继数据。响应取其地址超过该第一地址范围的一个后继数据，把一个状态寄存器置为两个状态中的第一状态，以指示需要更新该第一地址寄存器。响应被置为两个状态中的第二状态下的该状态寄存器，调度该后继数据以在该流水线式处理器内执行。然后存储该后继数据的n个低位比特，从而减少用于存储要在该流水线式处理器中执行的指令的地址的所需要的存储器。本专利技术的上述及另外的目的、特点和优点将在下述详尽的文字说明中变得明了。在所附权利要求书里陈述确认的本专利技术的特性的新颖特征。但是，通过参照对一种示意实施例的下述详细说明并连同阅读附图将最好地理解该专利技术本身、以及使用的最好方式、它的其它目的和优点。附图为附图说明图1表示应用本专利技术的方法和系统的一个处理器的指令处理单元的框图；图2描述一个进程的流程图，该进程由图1所示的指令处理单元使用以确定一个后继指令的地址；图3描述一个进程的流程图，该进程用于更新图1中所示的高位地址寄存器(HOAR)以及图4描述一个进程的流程图，该进程应用来自一个先前取地址请求的一个偏移以计算一个地址请求。现参照附图，并特别参照图1，图1表示应用本专利技术的方法和系统的一个64位流水线式处理器的指令处理单元的框图。本专利技术利用指令超高速缓冲存储器26内的地址局部性从而减少指令处理单元10所需要的处理器芯片面积。指令地址的局部性允许HOAR12存储所有在该处理器内执行的指令的32位高位比特。从而，该处理器的执行流水线中的指令可以通过仅把该指令地址中的32位低位比特存储到完成缓冲器13中得到跟踪，完成缓冲器13是一组32位的缓冲器。使用32位的而不是64位的缓冲器存储指令地址减少了处理器芯片的总容量，从而降低了成本。通过应用32位而不是64位的加法器计算相对指令地址进一步使得指令处理单元10所需的处理器芯片面积成为最小。如图示，指令处理单元10包括高位地址寄存器(HOAR)12，取指令地址寄存器(IFAR)14，预取单元16，调度单元18，分解单元20，完成单元22和多路复用器24及25。预取单元16、调度单元18、分解单元20和完成单元22代表着指令处理单元10的该指令处理流水线中的四个阶段。在一给定周期内，这些单元中的每一个单元都能生成一个取指令请求。在一给定周期中的最高优先级的取指令请求通过多路复用器24被多路传送到IFAR14。多路复用到IFAR14的地址与该指令流水线中最老的其激发一次取指令的指令有关。如果要被执行的下一条指令尚未取出，一条指令将启动一次取。这样，取指令请求将进行优先，使得如果调度单元18发出的一个转移预测造成一次取指令，则忽略掉预取单元16所生成的地址。类似地，如果由分解单元20分解出的一条分支的一次取指令结果是猜测错误的，则忽略掉由预取单元16和调度单元18产生的所有的预取地址和转移预测地址。最后，如果完成单元22产生出一个中断则忽略所有的其它取指令请求，并把该中断地址多路复用到IFAR14。当该处理器运行在其标准64位方式下时，多路复用到IFAR14的取指令地址是一个64位地址，该64位地址中的62位访问指令超高速缓冲存储器26内的现行指令字。应用本专利技术的一种处理器的一种最佳实施方式还支持32位编址方式，这种方式只利用指令地址的32位低位比特。当在32位方式下运行时，存储该处理器内执行的所有指令的32位高位比特的HOAR12被置为0。如果IFAR14锁存一个超过由HOAR12规定的四吉字节(gi-gabyte)相连地址空间的取指令地址，必须在执行该指令之前用新地址的32位高位比特更新HOAR12。当需要HOAR更新时，HOAR状态寄存器28被置位以指示需要一次更新并指示将进行那种类型的更新。当HOAR状态寄存器28被置位时，在可出现该HOAR更新之前，必须排清该处理器(即完成当前在该处理器中的指令的执行)。因为它所带来的损失通常只是几个周期并且不经常出现，性能减低被减为最小。现在通过参照图2和图3更详细地说明指令处理单元10所遵循的取指令地址的选择进程和更新HOAR12的管理进程。现参见图2，图中描述一个过程的流程图，在各个周期里指令处理单元10利用该过程生成取指令地址。如示该过程从框50开始，该处理器执行流水线之内的指令的32位高位比特被存储到HOAR12之内。如所示，该过程进入框54，其表示从多路复用器24上的该地址请求中选择一个取指令地址。如上面所述，多路复用器24选择目前最高优先级的(即最老的)取指令请求。在这之后，该过程进入框56，其表示当IFAR14中的新取指令地址的32位高位比特和存储在HOAR12中的32位高位比特不同时产生一个新的HOAR状态寄存器值以指示需要一次HOAR更新。预取单元16、调度单元18、分解单元20和完成单元22各具有五位状态位，如果多路复用器24选择由某个单元产生的取地址请求，这个单元的五位状态位指示HOAR12所需更新的类型。如果一个地址请求不需要一次HOAR更新，和地址请求有关的这些状态位指示一个清除状态。如图1中所示，这些本文档来自技高网...
【技术保护点】
一种在地址位宽度为ｍ＋ｎ位的流水线式处理器内的改进的编址方法，包括：存储对应于第一地址范围的ｍ位高位比特，所述地址范围包括多个在所述流水线式处理器内执行的选定数据；存储和所述多个选定数据有关的地址的ｎ位低位比特；响应对一个要在所 述处理器内执行的后继数据的地址的确定，取所述后继数据；响应其地址超过所述第一地址范围的所述后继数据，把一个状态寄存器设置为两种状态中的第一种状态，以指示需要对所述第一地址寄存器进行一次更新；响应所述状态寄存器被设置为所述两种状态中的 第二种状态，调度所述后继数据以在所述流水线式处理器中执行；以及存储所述后继数据的ｎ位低位比特，从而减少存储在所述流水线式处理器中执行的指令地址的所需存储器。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：保罗C罗斯巴什，高清晨，戴维S莱维塔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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