一种装置2包括用于存储数据的动态随机访问存储器(DRAM)6。刷新控制电路10被提供以控制DRAM6周期性地执行用于刷新存储在DRAM6的每个存储器位置中的数据的刷新周期。刷新地址序列生成器12生成地址的刷新地址序列，该序列标识DRAM...

一种数据处理装置(2)包含一处理电路(4)及指令译码器(6)。位域操纵指令控制该处理装置(2)从相应第一源数据元素src1及第二源数据元素src2产生至少一个结果数据元素。每一个结果数据元素包括对应于该相应第一源数据元素src1的位域b...

本发明涉及用于生成形成图形数据的帧的图形值的装置和方法。基于图块的图形处理器包括具有图块缓冲器和逐像素通用数据存储区两者的图块处理电路。逐像素通用数据存储区可由图块处理电路进行读取访问和写入访问以存储中间值。这些中间值由图块处理电路生成...

公开了调试屏障事务。集成电路2包括一个或多个事务主装置8、10、12、4用于经由互连电路20发出数据事务。调试访问端口电路被配置为响应于从调试控制器6接收的调试命令来生成被发出到互连电路的屏障事务。当数据事务经过互连电路时，互连电路通过...

集成电路和在集成电路内提供静电放电保护的方法被公开。集成电路包含具有用于执行集成电路所需的处理功能的功能组件的功能电路系统及用于提供介于功能电路系统与集成电路的外部组件之间的接口的接口电路系统。集成电路由多层形成，包含其中构造了由标准单...

涉及用于不同优先级事务请求的处理资源分配的集成电路。集成电路(2)包括经环型互连(30)与共享高速缓冲存储器(22,24)通信的多个事务源(6,8,10,12,14,16,18,20)，每个共享高速缓冲存储器具有相关联的POC/POS(...

公开了用于发起设备向接收设备发送的事务请求的动态资源分配。公开了用于生成事务请求的发起者设备和用于接收其的接收者设备。在存在用于事务请求的可用缓冲区存储的情况下，接收者设备接受事务请求。若没有可用的存储空间，确认信号生成器生成并且输出表...

本发明提供一种数据处理设备，该数据处理设备具备多个处理单元(4至18；32至38)，这多个处理单元执行对应各自处理线程的各自程序指令流。异常控制电路系统(20，42)控制处理单元群组的异常处理以响应异常触发事件。每一处理单元在正常状态、...

描述了能够对来自不同指令集的指令进行译码的数据处理设备、方法和计算机程序。该方法包括：接收指令；如果所述指令的操作码为来自基本指令集的指令的操作码，则根据用于所述基本指令集的译码规则对所述指令进行译码；以及如果所述指令的所述操作码为来自...

本发明公开了在高电压域中供电并从设计以用于在较低电压域中操作之装置中形成的电路中的数字数据处理。提供用于处理数字信号的电路系统和方法，高电压域中操作的所述电路系统包括用于接收高电压电平的高电压输入和用于接收低电压电平的低电压输入并包括多...

提供一种数据处理装置，包含数据处理电路与除错电路。在操作于除错模式时，除错电路控制处理电路的操作。在进入除错模式时，数据处理电路确定数据处理装置的当前操作状态。数据处理电路根据所确定的当前操作状态，分配复数个指令集的一个来作为除错指令集。

本发明涉及用于处理计算机图形的方法和装置，在执行诸如8?x?MSAA的第二更高水平的反混叠时，在被配置成“原生地”支持第一水平的反混叠（诸如4?x?MSAA）的图形处理管线1中，图形处理管线1中的栅格化阶段3、早期Z（深度）和模板测试阶...

本发明涉及探听过滤器和非包含共享高速缓冲存储器。数据处理设备包括各自包括本地高速缓冲存储器的多个事务处理源。共享高速缓冲存储器存储缓存行数据及共享缓存标签值。探听过滤器电路存储追踪哪些缓存行数据被存储在本地高速缓冲存储器内的探听过滤器标...

提供了一种包括处理电路和指令译码电路的数据处理装置。该数据处理装置能够操作于多个不同的特权。该数据处理装置的处理电路对程序指令施加对于存储器和处于不同特权层级的一组寄存器中的至少一个的不同的存取许可。提供了一种除错特权层级切换指令，译码...

绘图处理单元核心26包含多个处理管线38、40、42、44。由处理管线执行的程序指令线程中的程序指令包含下一指令类型字段36，下一指令类型字段36指示在所关注的处理线程中接续在当前程序指令之后的下一程序指令的指令类型。使用此下一指令类型...

本发明公开了一种同时待处理数据访问请求的数据冲突处理的方法和装置。本发明公开了一种在一致性控制器中而非发起方设备中管理数据冲突的数据处理系统。该数据处理系统以两部分的形式处理写请求，以使得第一部分被发送并且当一致性控制器有空间接受数据时...

公开了数据处理系统的同步。中央化同步设备响应于系统同步请求的接收来确定通过数据处理系统发送的至少事务请求的子集的进展。同步设备包括：至少一个端口，用于接收来自数据处理系统的请求以及向数据处理系统输出请求和响应；多播电路，被配置为响应于系...

本发明提供一种处理器（4），其支持指定32位架构寄存器的第一指令集及指定64位架构寄存器的第二指令集。对这种指令集中的每一者呈现其自身架构寄存器组以供其使用。呈现给所述第一指令集的所述第一组寄存器与呈现给此第二指令集的所述第二组寄存器之...

本发明涉及存储器存取控制。数据处理系统（2）包括处理电路（4），该处理电路操作于第一模式或第二模式。页面表数据（30）包括存取控制位（40、42），该数据可以用来控制对存储器页面的存储器存取之许可。在该第一模式中，该存取控制位包括冗余编...

数据处理系统（2）包括：堆栈指针寄存器（26、28、30、32），该堆栈指针寄存器存储用在对于堆栈数据储存装置（44、46、48、50）的堆栈存取操作中的堆栈指针值。被选择性地停用的堆栈对齐查核电路（36）可被提供，用以查核与堆栈存储器...