【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域,特别是涉及一种嵌位电压产生电路。
技术介绍
在非易失性存储器集成电路中,为了降低“读”操作时对存储单元性能的影响(read disturb),需要限制BL(Bit Line,位线)的电位,因此需要一个嵌位电路。一般嵌位BL电压的方法是在SA(Sense Amplifier,灵敏放大器)电路中增加一 N管(如附图说明图1所示),通过限制栅极电压来嵌位BL电压或用一反相器来嵌位BL电位(如图2所示)。根据SA的类型特性,为了提高SA的“读”操作在不同电源电压、不同工艺角时的性能,栅极电压需随着电路电源电压VDD的上升而按照一定的比例系数上升,随着PMOS管Vt (阈值电压)绝对值的上升而按照一定的比例系数下降,现有的嵌位BL电压电路要么没有电源电压、工艺角补偿,要么有补偿但比例系数不可调。
技术实现思路
本专利技术要解决的技术问题是提供一种嵌位电压产生电路能提高SA的“读”操作在不同电源电压、不同工艺角时的性能。为解决上述技术问题本专利技术的嵌位电压产生电路,包括:运算放大器Al,其反相输入端连接参考电压,其正相输入端通过电阻Rl内部接地,其输出端连接PMOS管Pl和PMOS管P2的栅极;电源电压VDD,连接PMOS管Pl、PMOS管P2和PMOS管P3的源极;PMOS管P1,其漏极通过串联的电阻R2和电阻Rl内部接地;PMOS管P2,其漏极连接NMOS管NI的漏极;PMOS管P3,其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地;NMOS管NI,其栅极与漏极短接后连接电路输出端,其源极通过电阻R3内部接地。进一步改进 ...
【技术保护点】
一种嵌位电压产生电路,其特征在于,包括:运算放大器A1,其反相输入端连接参考电压,其正相输入端通过电阻R1内部接地,其输出端连接PMOS管P1和PMOS管P2的栅极;电源电压VDD,连接PMOS管P1、PMOS管P2和PMOS管P3的源极;PMOS管P1,其漏极通过串联的电阻R2和电阻R1内部接地;PMOS管P2,其漏极连接NMOS管N1的漏极;PMOS管P3,其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地;NMOS管N1,其栅极与漏极短接后连接电路输出端,其源极通过电阻R3内部接地。
【技术特征摘要】
1.一种嵌位电压产生电路,其特征在于,包括: 运算放大器Al,其反相输入端连接参考电压,其正相输入端通过电阻Rl内部接地,其输出端连接PMOS管Pl和PMOS管P2的栅极; 电源电压VDD,连接PMOS管Pl、PMOS管P2和PMOS管P3的源极; PMOS管P1,其漏极通过串联的电阻R2和电阻Rl内部接地; PMOS管P2,其漏极连接NMOS管NI的漏极; PMOS管P3,其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地; NMOS管NI,其栅极与漏极短接后连接电路输出端,其源极通过电...
【专利技术属性】
技术研发人员:冯国友,
申请(专利权)人:上海华虹NEC电子有限公司,
类型:发明
国别省市:
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