存储器写入错误校正电路制造技术

提供一种存储器电路，包括：阵列、行解码器、列解码器、接收数据位的地址的寻址电路、接收命令并且向存储器系统块发送控制信号的控制逻辑、以及耦接到被选列的感测电路和写入驱动器电路。隐藏的读取比较电路耦接在感测电路和写入驱动器之间，其响应于在输入锁存器中的数据位与从存储器阵列读取的输出数据之间的比较将错误标志耦接到控制逻辑电路。写入错误地址标记存储器对该错误标志进行响应并且经由双向总线耦接到寻址电路。提供具有第一双向总线和第二双向总线以发送和接收所述数据位的数据输入输出电路。如果错误标志被设置，则写入错误地址标记存储器存储该地址并且在重新写入操作期间提供该地址。

【技术实现步骤摘要】
存储器写入错误校正电路相关申请的交叉引用本申请要求于2010年11月18日提交的题目为“存储器写入错误校正系统”的美国临时申请No.61/415,239的优先权，通过引用的方式将其全面合并于此。此申请涉及下述共同转让的申请：于2010年7月12日提交的题目为“NON-VOLATILESTATICRAMCELLCIRCUITANDTIMINGMETHOD”的No.61/363,576申请；于2010年6月7日提交的题目为“MULTI-SUPPLYSYMMETRICDRIVERCIRCUITANDTIMINGMETHOD”的No.61/352,306申请；于2009年9月11日提交的题目为“DIFFERENTIALREADANDWRITEARCHITECTURE”的No.12/558,451申请；于2009年8月19日提交的题目为“DYNAMICMULTISTATEMEMORYWRITEDRIVER”的No.12/544,189申请；以及于10月12日提交的题目为“PSEUDOPAGEMODEMEMORYARCHITECTUREANDMETHOD”的No.12/903,152申请，上述申请的所有内容通过引用全部包含于此。
本专利技术涉及存储器集成电路，更具体地，涉及非易失性的静态随机存取存储器。
技术介绍
半导体存储器件已经广泛地用于电子系统以存储数据。通常有两种类型的半导体存储器，包括非易失性存储器和易失性存储器。当应用于易失性存储器件的电力被切断时，易失性存储器件丢失它的数据，所述易失性存储器件诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)器件。相反地，即使在施加到非易失性半导体存储器件上的电力被切断之后，非易失性半导体存储器件也保留它的电荷，所述非易失性半导体存储器件诸如闪存、可擦除可编程只读存储器(EPROM)或磁性随机存取存储器(MRAM)。因此，在由电源故障或电力终止引起的数据丢失不可接受的情况下，使用非易失性存储器来存储数据。图1A是用于形成自旋转移矩(STT)MRAM单元(cell)的磁性隧道结(MTJ)结构10的简化的剖视图。将MTJ10显示为部分地包括参考层12、隧道层14和自由层16。参考层12和自由层16是铁磁性层。隧道层14是非磁性层。参考层12的磁化方向是固定的并且不发生改变。然而，通过使足够大的电流通过MTJ结构，可以变化自由层16的磁化方向。在图1A中，假设参考层12和自由层16具有相同的磁化方向，即，它们处于平行状态。在图1B中，假设参考层12和自由层16具有相反的磁化方向，即，它们处于反向平行（anti-parallel）状态。在图1C中，假设参考层12和自由层16具有相同的磁化方向，该磁化方向垂直于由自由层16和隧道层14的分界面定义的平面。在图1D中，假设参考层12和自由层16具有相反的磁化方向，所述磁化方向垂直于由自由层16和隧道层14的分界面定义的平面。为从如图1A所示的平行状态切换到如图1B所示的反向平行状态，相对自由层16的电压电势（voltagepotential）来提高参考层12的电压电势。此电压差造成从自由层16流向参考层12的自旋极化电子转移它们的角动量并且将自由层16的磁化方向改变为如图1B所示的反向平行状态。为了从反向平行状态切换到平行状态，相对参考层12的电压电势来提高自由层16的电压电势。此电压差造成从参考层12流向自由层16的自旋极化电子转移它们的角动量并且将自由层16的磁化方向改变为如图1A所示的平行状态。为从平行状态切换到不平行状态或从不平行状态切换到平行状态，施加于MTJ10的电压和流过MTJ的相应电流必须大于相应的一对阈值。为了使切换发生而必须超过阈值电压的电压还被称为切换电压Vc。同样地，为了使切换发生而必须超过阈值电流的电流被称作切换电流Ic。众所周知，当自由层16和参考层12具有相同的磁化方向(平行状态)时，MTJ10具有比较低的电阻。相反地，当自由层16和参考层12具有相反的磁化方向(反向平行状态)时，MTJ10具有比较高的电阻。由于MTJ的该物理特性，将MTJ的状态从平行改变到反向平行所需要的临界电流往往大于将MTJ从反向平行状态改变到平行状态所需要的临界电流。图2A示出一起形成STT-MRAM单元30的MTJ10和关联的选择晶体管20。由于相对PMOS晶体管、NMOS晶体管固有地具有更高的电流驱动、更低的阈值电压和更小的面积，所以晶体管20经常是NMOS晶体管。如在下面更进一步描述的，用于在MRAM30中写入“1”的电流不同于用于写入“0”的电流。在这两个写入条件期间电流流动方向的不对称起因于晶体管20的栅源电压的不对称。因此，适配为递送足够的电流来写入“0”的写入驱动器可能不能提供足够的电流来写入“1”。类似地，适配为递送足够的电流来写入“1”的写入驱动器可以递送大于用于写入“0”的可接受电流电平的电流。在下面的描述中，当MRAM单元的关联的MTJ的自由层和参考层处于平行(P)状态，即MTJ呈现低电阻时，将MRAM单元定义为处于逻辑“0”状态。此低电阻状态也被替换地显示为Rlow或Rp状态。相反地，当MRAM单元的关联的MTJ的自由层和参考层处于反向平行(AP)状态，即MTJ呈现高电阻时，将MRAM单元定义为处于逻辑“1”状态。此高电阻状态也被替换地显示为Rhigh或RAP状态。此外，在下文中，假设MTJ的参考层面向它的关联的选择晶体管，如图2A所示。因此，根据以上的讨论，沿箭头35的方向(向上方向)流动的电流(i)要么造成从P状态到AP状态的切换从而写入“1”，(ii)要么稳定关联的MTJ的先前建立的AP状态。同样地，沿箭头40的方向(向下方向)流动的电流(i)要么造成从AP状态到P状态的切换从而写入“0”，(ii)要么稳定关联的MTJ的先前建立的P状态。然而，要理解的是，在其它实施例中此方位可以倒转以使得MTJ的自由层面向它的关联的选择晶体管。在这样的实施例(未示出)中，沿箭头35的方向流动的电流(i)要么造成从AP状态到P状态的切换，(ii)要么稳定关联的MTJ的先前建立的P状态。同样地，在这样的实施例中，沿箭头40的方向流动的电流(i)要么造成从P状态到AP状态的切换，(ii)要么稳定先前建立的AP状态。图2B是图2A的MRAM30的示意性表示，其中MTJ10被显示为存储元件，其电阻取决于存储在其中的数据而发生变化。(i)当电流沿箭头35流动时MTJ将它的状态从P改变到AP，并且(ii)当电流沿着箭头40流动时MTJ将它的状态从AP改变到P。如上所述，将MTJ从AP状态切换到P状态或从P状态切换到AP状态所需要的电压必须超过临界值Vc。相应于此电压的电流被称作临界电流Ic。图3表示在各个写入周期期间的MTJ状态(或它的电阻)的变化。为从P状态(低电阻状态)变换到AP状态（高电阻状态)，施加Vc的正电压。一旦处于AP状态，去除施加的电压并不影响MTJ的状态。同样地，为从AP状态变换到P状态，施加Vc的负电压。一旦处于P状态，去除施加的电压并不影响MTJ的状态。当MTJ处于AP状态并且没有接收电压或接收很小的电压时MTJ的电阻是Rhigh(R高)。同样地，当MTJ处于P状态并且没有本文档来自技高网...

【技术保护点】

【技术特征摘要】
2010.11.18 US 61/415,239;2011.01.25 US 13/013,6161.一种存储器电路，包括：比较块，被配置为通过将在写入周期期间要被存储在存储单元中的第一数据与在该写入周期之后的隐藏的读取周期期间从该存储单元读取的第二数据进行比较来检测写入错误，所述比较块更进一步被配置为：如果第二数据与第一数据不匹配，则存储其中存储了第二数据的存储单元的地址，其中所述比较块包括反相器，用于将第二数据反相；以及控制逻辑，被配置为将从反相器输出的第二数据的反相版本写入所存储的其中存储了第二数据的存储单元的地址，以校正所述写入错误。2.如权利要求1所述的存储器电路，其中将所述地址存储在标记存储器中。3.如权利要求1所述的存储器电路，还包括：存储器阵列；写入块，耦接在存储器阵列和比较块之间；以及读取块，耦接在存储器阵列和比较块之间，其中所述读取块适配为感测第二数据。4.如权利要求1所述的存储器电路，该控制逻辑被配置为：当该存储器外部的设备不访问所述存储单元以进行正常写入操作时，将第二数据的反相版本存储到所述存储单元。5.如权利要求1所述的存储器电路，其中所述存储单元是DRAM、SRAM、ROM、PROM、E...

【专利技术属性】
技术研发人员：AE翁格，V尼基汀，
申请(专利权)人：格兰迪斯股份有限公司，
类型：发明
国别省市：