本发明专利技术公开了基于统一硬件任务接口的系统架构的重构方法，该方法首先是设计硬件任务接口，其整个系统实现采用基于模块化的设计流程，模块化设计总体分功能设计、资源预估、模块实现、模块集成四个阶段进行。本发明专利技术针对数据加密应用中的大数据量处理和计算实时性需求，能够实现对加密模块的状态控制，并向用户提供一个简单易用、与底层实现无关的接口。并且在系统运行时，可实现算法模块的实时在线切换，具备良好的通用性。
【技术实现步骤摘要】
本专利技术涉及数据加密和嵌入式系统架构领域，特别涉及一种。
技术介绍
长期以来，人们对电子系统中计算密集型的工作往往会采用一些硬件的方法来实现，这种方式的主要特征是由特定的ASIC(Application Specific Integrated Circuit) 芯片来完成系统主要的计算工作。ASIC是用硬件结构直接体现算法，所以速度较快，但也有其无法克服的缺点。设计和开发ASIC往往意味着较高的的设计成本和较长的开发周期。 另外，ASIC —般都是为特定应用设计的，缺乏通用性。因而近来，随着微电子技术、计算机技术的发展，尤其是大规模高性能的可编程器件的出现，可重构计算技术(reconfigurable computing technology)逐渐成为国际上计算系统研究中的一个新热点。它的出现使过去传统意义上的硬件和软件界限变得模糊，使硬件系统具有像软件系统一样的灵活特性。计算密集型任务所面向的对象一般都具有数据量大，算法复杂，循环计算等特点。 这类应用主要面向如模式匹配、数据加密、滤波、图像处理、仿真等领域。在目前广泛使用的计算结构中，计算密集型任务主要由两类实现方式软件方式和硬件方式。软件的方式是采用通用处理器来做计算。其主要特点是根据处理器的指令集，编写相应的算法软件来实现不同的计算功能，而不用去改动底层的硬件环境。但处理器要事先把计算任务按时间进行分解，使之变成数条的指令序列，这些指令序列形成程序保存于存储器中，然后CPU读出存储器中的程序顺序执行。这样导致运算速度要比ASIC慢很多。 另外，处理器的指令集是由处理器自身体系结构决定的，没有用专门指令实现的操作只能使用已有的指令组合来处理，这也增加了执行的开销。硬件方式的主要特征是由特定的ASIC芯片来完成系统主要的计算工作，微处理器只起协调各部件工作的作用。但是硬件方法具有开发周期长，一次性投入大，缺乏灵活性，而且难以升级等缺点。
技术实现思路
本专利技术针对现有电子系统中计算密集型任务所采用的方法所存在的缺陷，而提供一种。该方法能够实现对各种模块的状态控制，并向用户提供一个简单易用、与底层实现无关的接口。并且在系统运行时，可实现各个功能模块的实时在线切换，具备良好的通用性。为了达到上述目的，本专利技术采用如下的技术方案，所述重构方法包括如下步骤(1)设计统一的硬件任务接口，用于连接总线和硬件模块，通过所述硬件任务接口实现对硬件模块的状态控制和向硬件模块提供一个与上层实现无关的接口；(2)模块功能设计，实现系统任务模块的组合和连接以及所有任务模块的功能；(3)对任务模块占用的资源进行预估，并根据预估结果创建顶层设计的约束文件；(4)将每个任务模块单独实现，在指定约束下将描述任务模块的HDL语言或原理图转化成为对应FPGA内部资源设置和连接的文件；(5)任务模块集成，将各个单独的任务模块按顶层设计合并起来形成一个完整的 FPGA设计，生成完整地比特流文件。所述步骤(1)中统一的硬件任务接口通过三条可逆数据通路来完成数据通路， 密钥通路和状态控制通路。所述步骤⑵中任务模块之间的连接由总线宏完成。所述步骤(3)中进行预估时实现任务模块布局、IOB布局以及全局逻辑布局，所述任务模块布局把FPGA内部资源分配给每个任务模块，所述全局逻辑布局使得底层的非模块逻辑通过位置约束来指定逻辑在设备中具体的位置。所述约束文件包含所有全局的布局和时序约束。所述步骤(4)具体通过如下步骤实现(4-1)首先利用综合工具将HDL语言或原理图综合成网表，而后转换成能够映射入FPGA内部的初始数据库文件，(4-2)再对初始数据库文件进行解析，布局布线工具将其在FPGA内部实现，需要重构的模块还必须生成对应的部分比特流文件，实现运行时配置。本专利技术基于动态可重构技术，充分利用FPGA的并行处理能力，实现对数据加密算法的硬件加速。采用基于统一加密硬件任务接口模型的设计方法，实现对加密模块的状态控制，并向用户提供一个简单易用、与底层实现无关的接口。并且在系统运行时，可实现不同算法模块的实时在线切换。本专利技术利用可编程器件可多次配置逻辑状态的特性，在运行时根据需要改变系统的电路结构，从而使系统兼具灵活、简捷、硬件资源可复用、易于升级等多种优良性能。一方面可重构计算机可根据不同的计算任务对系统做出相应的算法配置，从而具有很强的通用性和灵活性；另一方面在重构时，非重构部分仍然在运行，其中相关寄存器的内容不会丢失，不需要在重构时将寄存器的内容保存到FPGA外的存储器中，从而缩短了系统重构的开销，提高系统的运行效率。本专利技术利用FPGA的并行处理能力，实现图像处理算法中的并行性。主要体现在两个方面空间并行性和时间并行性，其中多种数据加密算法的可以同时以并行方式在多个流水线上进行各自的处理。本专利技术提供了一个功能总线OPB BUS，基于该总线的功能模块能方便设计并灵活修改。本专利技术每个硬件任务在系统中分配唯一的地址标识，采用自顶而下的设计原则。 并且提供硬件任务的软件调用接口。通过本专利技术提供了一个重构的模块，一方面可重构模块可根据不同的计算任务对系统做出相应的算法配置，从而具有很强的通用性和灵活性；另一方面在重构时，非重构部分仍然在运行，其中相关寄存器的内容不会丢失，不需要在重构时将寄存器的内容保存到 FPGA外的存储器中，从而缩短了系统重构的开销，提高系统的运行效率。以下结合附图和具体实施方式来进一步说明本专利技术。附图说明图1为本专利技术基于统一硬件任务接口的平台结构示意图；图2为本专利技术的统一硬件任务接口设计示意图；图3为AES加密模块结构示意图；图4为加密模块接口描述图；图5为AES加密控制信号映射示意图；图6为DES加密实现结构示意图；图7为加密系统重构流程示意图。具体实施例方式为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本专利技术。本专利技术涉及一种，通过其可实现对加密模块的状态控制，并向用户提供一个简单易用、与底层实现无关的接口。并且在系统运行时，可实现算法模块的实时在线切换，具备良好的通用性。为了实现上述的目的，本专利技术实现的方法如下首先是设计硬件任务接口，硬件任务接口(Hardware Module Interface，简称 HMI)是总线和硬件模块之间的桥梁。设计的统一 HMI，便于硬件模块的设计和操作系统对硬件模块的管理。设计的任务模块接口主要是实现以下的目标1、实现硬件模块的状态控制；2、向用户硬件模块提供一个与上层实现无关的，简单易用的接口。根据上述描述的加密模块的共性和要求，硬件接口的设计需要具有三条可逆数据通路来完成数据通路，密钥通路和状态控制通路。整个系统实现采用基于模块化的设计流程。模块化设计总体分功能设计、资源预估、模块实现、模块集成四个阶段进行。功能设计包括顶层设计和模块设计。顶层设计实现模块的组合和连接。项层逻辑在10、时钟逻辑和模块的实例化都要受到总线宏的约束，设计中必须保证模块间通信的信号由总线宏传递。每个总线宏提供4位的模块通信位。有多少位数据要进行通信，则必须要实例化相应个数的总线宏。模块设计是具体实现模块的功能。每个模块作为独立的工程， 相对顶层是“黑盒子”，只暴露和其它模块的接口。在逻辑层次上，必须是自包含的模块，所有的本文档来自技高网...
【技术保护点】
１．基于统一硬件任务接口的系统架构的重构方法，其特征在于，所述重构方法包括如下步骤：（１）设计统一的硬件任务接口，用于连接总线和硬件模块，通过所述硬件任务接口实现对硬件模块的状态控制和向硬件模块提供一个与上层实现无关的接口；（２）模块功能设计，实现系统任务模块的组合和连接以及所有任务模块的功能；（３）对任务模块占用的资源进行预估，并根据预估结果创建顶层设计的约束文件；（４）将每个任务模块单独实现，在指定约束下将描述任务模块的ＨＤＬ语言或原理图转化成为对应ＦＰＧＡ内部资源设置和连接的文件；（５）任务模块集成，将各个单独的模块按顶层设计合并起来形成一个完整的ＦＰＧＡ设计，生成完整地比特流文件。
【技术特征摘要】
1.基于统一硬件任务接口的系统架构的重构方法，其特征在于，所述重构方法包括如下步骤(1)设计统一的硬件任务接口，用于连接总线和硬件模块，通过所述硬件任务接口实现对硬件模块的状态控制和向硬件模块提供一个与上层实现无关的接口；(2)模块功能设计，实现系统任务模块的组合和连接以及所有任务模块的功能；(3)对任务模块占用的资源进行预估，并根据预估结果创建顶层设计的约束文件；(4)将每个任务模块单独实现，在指定约束下将描述任务模块的HDL语言或原理图转化成为对应FPGA内部资源设置和连接的文件；(5)任务模块集成，将各个单独的模块按顶层设计合并起来形成一个完整的FPGA设计，生成完整地比特流文件。2.根据权利要求1所述的基于统一硬件任务接口的系统架构的重构方法，其特征在于，所述步骤(1)中统一的硬件任务接口通过三条可逆数据通路来完成数据通路，密钥通路和状态控制通路。3.根据权利要求1所述的基于统一硬件任务接口的系统架构的重...
【专利技术属性】
技术研发人员：李万才，陈建永，沈冬青，吴轶轩，梅林，
申请(专利权)人：公安部第三研究所，
类型：发明
国别省市：31
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