【技术实现步骤摘要】
【国外来华专利技术】半导体电路
[0001]本公开涉及一种半导体电路。
技术介绍
[0002]从生态学的观点来看,期望电子设备具有低电力消耗。例如,对于半导体电路,所谓的功率门控技术通常被使用,其中通过选择性地停止对一些电路的电力供应来降低电力消耗。期望以这种方式停止电力供应的电路紧接在电力供应重新启动之后返回到电力供应尚未停止的操作状态。实现这样的短时间返回操作的一种方法是在电路中并入非易失性存储器。非易失性存储器的示例包括MTJ(磁隧道结)元件。
[0003]要注意,例如在专利文献1和2中公开了非易失性存储器被并入的半导体电路。
[0004]引文列表
[0005]专利文献
[0006]PTL 1:日本未审查专利申请公开No.2019
‑
50068
[0007]PTL 2:日本未审查专利申请公开No.2017
‑
197486
技术实现思路
[0008]顺便提及,在并入了非易失性存储器的半导体电路中,由于某种原因,在休眠时间期间保持的数据可能被反转,在一些情况下导致错误数据。因此,期望提供高度容错的半导体电路。
[0009]根据本公开的实施例的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。
[0010]根据本公开的实施例的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。这使得在电力供应停止之后、当电力供应重新启动时可以返回到电力供应尚未停止的操作状态。此外,即使在电力供应停 ...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体电路,包括非易失性的锁存电路,所述非易失性的锁存电路存储k位数据和针对所述k位数据的m位纠错数据。2.根据权利要求1所述的半导体电路,其中所述非易失性的锁存电路包括k个主锁存电路、k个第一非易失性的从锁存电路、以及m个第二非易失性的从锁存电路,所述k个主锁存电路和所述k个第一非易失性的从锁存电路构成k个触发器电路,所述k个第一非易失性的从锁存电路存储所述k位数据,以及所述m个第二非易失性的从锁存电路存储所述m位纠错数据。3.根据权利要求2所述的半导体电路,还包括在所述k个主锁存电路和所述k个第一非易失性的从锁存电路之间的ECC编码器,所述ECC编码器生成所述m位纠错数据,其中所述m个第二非易失性的从锁存电路存储由所述ECC编码器生成的所述m位纠错数据。4.根据权利要求3所述的半导体电路,还包括ECC解码器,所述ECC解码器通过使用要从所述m个第二非易失性的从锁存电路输出的所述m位纠错数据来对要从所述k个第一非易失性的从锁存电路输出的所述k位数据执行解码。5.根据权利要求1所述的半导体电路,其中所述非易失性的锁存电路包括k个第一主锁存电路、k个第一非易失性的从锁存电路、m个第二主锁存电路、以及m个第二非易失性的从锁存电路,所述k个第一主锁存电路和所述k个第一非易失性的从锁存电路构成k个第一触发器电路,所述m个第二主锁存电路和所述m个第二非易失性的从锁存电路构成m个第二触发器电路,所述k个第一非易失性的从锁存电路存储所述k位数据,以及所述m个第二非易失性的从锁存电路存储所述m位纠错数据。6.根据权利要求5所述的半导体电路,还包括ECC编码器,所述ECC编码器生成所述m位纠错数据,其中所述m个第二非易失性的从锁存电路存储由所述ECC编码器生成的所述m位纠错数据。7.根据权利要求6所述的半导体电路,还包括ECC解码器,所述ECC解码器通过使用要从所述m个第二非易失性的从锁存电路输出的所述m位纠错数据来对要从所述k个第一非易失性的从锁存电路输出的所述k位数据执行解码。8.根据权利...
【专利技术属性】
技术研发人员:阪井垒,神田泰夫,濑上雅博,平贺启三,
申请(专利权)人:索尼半导体解决方案公司,
类型:发明
国别省市:
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。