动态锁存器、半导体芯片、算力板及计算设备制造技术

本申请提供一种动态锁存器、半导体芯片、算力板及计算设备，动态锁存器包括：衬底；传输门，设于所述衬底的第一区域；数据输出单元，设于所述衬底的第二区域，且包括第一反相器；所述第一反相器的输入端与所述传输门的输出端连接；其中，所述第一区域与所述第二区域邻接且两个区域内的氧化物扩散区是连续的；其中，所述第一反相器的源极区在所述第二区域内位于靠近所述第一区域的一侧，所述第一反相器的漏极区在所述第二区域内位于远离所述第一区域的一侧。在半导体器件的制作方式下，通过对动态锁存器中的第一反相器的源极区靠近传输门以及漏极区远离传输门的设置，可以有效减少由于寄生晶体管导致的漏电，从而保证动态锁存器的逻辑正确。器的逻辑正确。器的逻辑正确。

【技术实现步骤摘要】
动态锁存器、半导体芯片、算力板及计算设备


[0001]本申请涉及集成电路
，尤其涉及一种动态锁存器、半导体芯片、算力板及计算设备。

技术介绍

[0002]目前在集成电路
中，半导体器件(例如半导体芯片)可以采用CNOD(Continuous Oxide Diffusion，连续氧化物扩散区)的实现方式，也即，半导体器件中各个功能单元的OD(Oxide Diffusion，氧化物扩散区)是连续的。
[0003]动态锁存器可用做数字信号的寄存，因此可应用于半导体器件，例如应用于半导体芯片。但在前述CNOD的实现方式下，动态锁存器会存在漏电问题，导致动态锁存器发生异常。

技术实现思路

[0004]基于此，本申请提供了一种动态锁存器、半导体芯片、算力板及计算设备，以解决动态锁存器存在的漏电问题。
[0005]第一方面，本申请提供了一种动态锁存器，动态锁存器包括：
[0006]衬底；
[0007]传输门，设于所述衬底的第一区域；
[0008]数据输出单元，设于所述衬底的第二区域，且包括第一反相器；所述第一反相器的输入端与所述传输门的输出端连接；其中，所述第一区域与所述第二区域邻接且两个区域内的氧化物扩散区是连续的；
[0009]其中，所述第一反相器的源极区在所述第二区域内位于靠近所述第一区域的一侧，所述第一反相器的漏极区在所述第二区域内位于远离所述第一区域的一侧。
[0010]第二方面，本申请提供了一种半导体芯片，所述半导体芯片包括一个或多个如上所述的动态锁存器。
[0011]第三方面，本申请还提供了一种算力板，所述算力板包括一个或多个如上所述的半导体芯片。
[0012]第四方面，本申请还提供了一种计算设备，计算设备包括电源板、控制板、连接板、散热器以及多个如上所述的算力板；所述电源板分别连接所述控制板、所述连接板、所述散热器以及各所述算力板；所述控制板通过所述连接板连接所述算力板，所述散热器靠近所述算力板设置。
[0013]本申请通过将第一反相器的源极区设计在第二区域内位于靠近第一区域的一侧，第一反相器的漏极区在第二区域内位于远离第一区域的一侧，可以有效减少由于CNOD工艺寄生出的晶体管而造成的漏电。
Drain Drain，漏极电压源)，NMOS管的源极连接VSS(Voltage Source Source，源极电压源)；PMOS管的漏极与NMOS管的漏极连接，且两个漏极的连接处作为反相数据输出节点(即图中的QN)。
[0033]基于前述动态锁存器，在D节点有数据输入的情况下，当CPN为逻辑低电平且CPP为逻辑高电平时，D节点的数据通过DYN节点传输到QN节点进行输出；而当CPN为逻辑高电平且CPP为逻辑低电平时，DYN节点能够保存当前的数据，并将保存的数据传输到QN节点进行输出，而这个阶段可称之为数据保持阶段。另外可理解，QN节点输出的数据跟QYN节点输出的数据是反相的。
[0034]由前文论述可知，动态锁存器常应用于半导体器件，例如常应用于半导体芯片，并且目前的半导体器件常采用CNOD的实现方式，因此，图2是现有技术中动态锁存器的一种结构示意图。需说明，图中MTG1
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D表示的是传输门中PMOS管的漏极区，MTG1
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S表示的是传输门中PMOS管的源极区，MTG1
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G表示的是传输门中PMOS管的栅极，其他类似不赘述；仍需说明，图中示出了部分连接关系，例如，传输门中PMOS管的漏极通过连接点、金属片与传输门中NMOS管的漏极连接，并且这个两个漏极的连接处作为数据输入节点D，其他类似不赘述，但是图中未示出全部的连接关系。
[0035]由图可知，传输门与反相器这两个功能单元分别设于衬底(未示出)上两个邻接的单元区域，且这两个单元区域的OD是连续的，即对应PMOS管的OD(即图中上方的OD)是连续的，以及对应NMOS管的OD(即图中下方的OD)也是连续的。而由于采用了CNOD的实现方式，因此功能单元在OD边缘上通常设有伪多晶硅(即图中的poly)，也即氧化物限定边缘上多晶硅(poly on Diffusion Edge，PODE)，因此PODE也可理解为伪栅极。
[0036]由于PODE会寄生出晶体管，因此动态锁存器存在两个寄生晶体管，具体如图中虚线框所示，为了便于论述，本申请实施例将此处所述的寄生晶体管称为MPODE。基于此，专利技术人发现，MPODE会存在漏电问题，当动态锁存器工作在数据保持阶段时，MPODE的漏电会对数据保持节点DYN产生影响，导致动态锁存器发生异常。
[0037]为此，请参阅图3，图3为本申请一实施例提供的一种动态锁存器10的结构示意图，该动态锁存器10包括：衬底(图中未示出)；设于衬底第一区域A的传输门11；设于衬底第二区域B的数据输出单元(图中未完全示出)，数据输出单元包括第一反相器12，第一反相器12的输入端与传输门的输出端连接(图中未示出)；其中，第一区域A与第二区域B邻接且两个区域内的氧化物扩散区(OD)是连续的，其中，第一反相器12的源极区(MDR1
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S、MDR2
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S)在第二区域B内位于靠近第一区域A的一侧，第一反相器12的漏极区(MDR1
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D、MDR2
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D)在第二区域B内位于远离第一区域A的一侧。
[0038]示例性的，如前文所述，传输门11的漏极区(MTG1
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D、MTG2
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D)接有数据输入节点D，以及在传输门的源极区(MTG1
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S、MTG2
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S)设有数据存储节点DYN。
[0039]示例性的，将数据输出单元中的第一反相器12的漏极区(MDR1
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D、MDR2
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D)设于远离第一区域A的一侧，以及将第一反相器12的源极区(MDR1
‑
S、MDR2
‑
S)设于靠近第一区域A的一侧，以将QN节点和DYN节点分离，因而能够减少QN节点通过寄生晶体管MPODE向DYN节点的漏电。
[0040]可以理解的，在此种情况下，第一反相器12的源极区(MDR1
‑
S、MDR2
‑
S)与DYN节点之间仍存在MPODE，与QN节点向DYN节点漏电的原理相同，当第一反相器12的源极区(MDR1
‑
S、MDR2
‑
S)中的数据与DYN节点中的数据反相时，才会导致漏电，其中，第一反相器12的源极区(MDR1
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S、MDR2
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S)包括与VDD(Voltage Drain Drain，漏极电压源)连接的PMOS管的源极(MDR1
‑
S)，以及与VSS(Voltage Source Source，源极电压源)连接的NMOS管的源极(MDR2
‑
S)，VDD本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种动态锁存器，其特征在于，包括：衬底；传输门，设于所述衬底的第一区域；数据输出单元，设于所述衬底的第二区域，且包括第一反相器；所述第一反相器的输入端与所述传输门的输出端连接；其中，所述第一区域与所述第二区域邻接且两个区域内的氧化物扩散区是连续的；其中，所述第一反相器的源极区在所述第二区域内位于靠近所述第一区域的一侧，所述第一反相器的漏极区在所述第二区域内位于远离所述第一区域的一侧。2.根据权利要求1所述的动态锁存器，其特征在于，所述传输门和所述数据输出单元之间设置有至少一个用于填充的空单元。3.根据权利要求2所述的动态锁存器，其特征在于，所述空单元内的氧化物扩散区连接预设电压。4.根据权利要求1所述的动态锁存器，其特征在于，所述动态锁存器还包括二极管单元；所述二极管单元设于所述衬底的第三区域，所述第三区域位于所述第一区域和所述第二区域之间。5.根据权利要求4所述的动态锁存器，其特征在于，所述二极管单元包括PMOS管和NMOS管；所述PMOS管的栅极与所述PMOS管的源极连接，所述NMOS管的栅极与所述NMOS管的源极连接，所述PMOS管的源极与所述NMOS管的源极连接。6.根据权利要求5所述的动态锁存器，其特征在于，所述PMOS管的漏极区和所述NMOS管的漏极区在所述第三区域内位于靠近所述第一区域的一侧；所述PMOS管的源极区和所述NMOS管的源极区在所述第三区域内位于靠近所述第二区域的一侧。7.根据权利要求1所述的动态锁存器，其特征在于，所述数据输出单元还包括第二反相器；所述第二反相器的输入端与所...

【专利技术属性】
技术研发人员：闫浩，王磊，赵安，
申请(专利权)人：北京比特大陆科技有限公司，
类型：发明
国别省市：