【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域,尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中,随着超大规模集成电路的发展趋势,集成电路特征尺寸持续减小,为了适应更小的特征尺寸,金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)的沟道长度也相应不断缩短。然而,随着器件沟道长度的缩短,器件源极与漏极间的距离也随之缩短,因此栅极结构对沟道的控制能力随之变差,栅极电压夹断(pinchoff)沟道的难度也越来越大,使得亚阈值漏电(subthresholdleakage)现象,即所谓的短沟道效应(SCE:short-channeleffects)更容易发生。因此,为了更好的适应器件尺寸按比例缩小的要求,半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡,如全包围栅极(Gate-all-around,GAA)晶体管。全包围金属栅极晶体管中,栅极从四周包围沟道所在的区域,与平面晶体管相比,全包围金属栅极晶体管的栅极对沟道的控制能力更强,能够更好的抑制短沟道效应。全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到,两个过程模块如下:一是在体硅(bulkSilicon)或者SOIwafer上生长一层硅,这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅,然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包 ...
【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:/n提供基底,所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层,所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层,其中,靠近所述鳍部一侧的部分所述沟道层作为第一沟道层,位于所述第一沟道层上的剩余所述沟道层作为第二沟道层;/n形成横跨所述沟道叠层的伪栅结构,且所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁;/n在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层,所述第一源漏掺杂层与所述第一沟道层接触;/n在所述第二沟道层侧壁上形成第二源漏掺杂层;/n在所述伪栅结构露出的衬底上形成层间介质层,所述层间介质层覆盖所述第一源漏掺杂层和第二源漏掺杂层并露出所述伪栅结构顶部;/n去除所述伪栅结构,在所述伪栅结构的位置处形成栅极开口;/n去除所述牺牲层,在所述牺牲层的位置处形成与所述栅极开口连通的通道;/n在所述栅极开口和通道中形成栅极结构。/n
【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层,所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层,其中,靠近所述鳍部一侧的部分所述沟道层作为第一沟道层,位于所述第一沟道层上的剩余所述沟道层作为第二沟道层;
形成横跨所述沟道叠层的伪栅结构,且所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁;
在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层,所述第一源漏掺杂层与所述第一沟道层接触;
在所述第二沟道层侧壁上形成第二源漏掺杂层;
在所述伪栅结构露出的衬底上形成层间介质层,所述层间介质层覆盖所述第一源漏掺杂层和第二源漏掺杂层并露出所述伪栅结构顶部;
去除所述伪栅结构,在所述伪栅结构的位置处形成栅极开口;
去除所述牺牲层,在所述牺牲层的位置处形成与所述栅极开口连通的通道;
在所述栅极开口和通道中形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,位于相邻所述第一沟道层和第二沟道层之间的所述牺牲层的厚度为8纳米至20纳米。
3.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述第一源漏掺杂层的步骤包括:在所述伪栅结构两侧的沟道叠层中形成凹槽;在所述凹槽中形成掺杂有离子的第一外延层;回刻蚀部分厚度的所述第一外延层,形成所述第一源漏掺杂层。
4.如权利要求1所述的半导体结构的形成方法,其特征在于,采用选择性外延生长法在所述第二沟道层侧壁上生长第二外延层,且在形成所述第二外延层的过程中原位掺杂离子,形成所述第二源漏掺杂层;
或者,在所述第二沟道层侧壁上形成第二外延层;在所述第二外延层中掺杂离子,形成所述第二源漏掺杂层。
5.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一源漏掺杂层中的掺杂离子和第二源漏掺杂层中的掺杂离子类型相反;或者,所述第一源漏掺杂层中的掺杂离子和第二源漏掺杂层中的掺杂离子类型相同。
6.如权利要求1所述的半导体结构的形成方法,其特征在于,在形成所述第一源漏掺杂层的步骤中,还在所述第二沟道层的侧壁上形成多余第一源漏掺杂层;
形成所述第二源漏掺杂层之前,还包括:去除所述多余第一源漏掺杂层。
7.如权利要求1或6所述的半导体结构的形成方法,其特征在于,在形成第一源漏掺杂层后,形成第二源漏掺杂层前,还包括:形成覆盖所述第一源漏掺杂层的隔离层,所述隔离层露出所述第二沟道层。
8.如权利要求7所述的半导体结构的形成方法,其特征在于,所述隔离层的材料为介电材料。
9.如权利要求7所述的半导体结构的形成方法,其特征在于,所述第一源漏掺杂层上的所述隔离层的厚度3纳米至10纳米。
10.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述栅极结构的步骤包括:在所述第一沟道层上保形覆盖第一功函数层;在所述第二沟道层上保形覆盖第二功函数层;形成所述第一功函数层和第二功函数层后,在所述栅极开口和通道中形成栅极层。
11.如权利要求10所述的半导体结构的形成方法,其特征在于,形成所述第一功函数层和第二功函数层的步骤包括:形成至少保形覆盖所述第一沟道层和第二沟道层的第一功函数材料层;在所述栅极开口和通道中形成保护层,所述保护层覆盖位于所述第一沟道层上的第一功函数材料层,且露出位于所述第二沟道层上的第一功函数材料层;采用湿法刻蚀工艺去除所述保护层露出...
【专利技术属性】
技术研发人员:王楠,
申请(专利权)人:中芯国际集成电路制造上海有限公司,中芯国际集成电路制造北京有限公司,
类型:发明
国别省市:上海;31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。