一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，在进行金属硅化工艺之前，先对器件结构的源漏区进行掺杂，该次掺杂后使得源漏区的表层非晶化，这样，在源漏区的金属硅化工艺中，非晶化的表层更有助于硅化物反应，同时，非晶化的掺杂的杂质在金属硅化物层与源漏晶态结构的界面处分凝，可以降低源漏的接触势垒，而非晶化的表层在硅化过程中固相外延生长，能够提升源漏区中杂质浓度，有效降低源漏区的接触电阻率，从而，全面提高源漏区的接触性能，提高器件的整体性能。

A Manufacturing Method of Semiconductor Devices

The invention provides a method for manufacturing semiconductor devices. Before metal silicification process, the source-drain region of device structure is doped, which makes the surface layer of the source-drain region amorphous. Thus, in the metal silicification process of the source-drain region, the amorphous surface is more conducive to the reaction of silicides. At the same time, the doped impurities of amorphous are in the metal silicide layer and the source-drain region. The interfacial partitioning and condensation of crystalline structure can reduce the contact barrier between source and drain. The solid phase epitaxy growth of amorphous surface during silicification can increase the concentration of impurities in source and drain zone, effectively reduce the contact resistivity of source and drain zone, thus comprehensively improve the contact performance of source and drain zone and improve the overall performance of devices.

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种半导体器件的制造方法。
技术介绍
随着半导体技术的飞速发展，对集成电路的集成度越来越高，半导体器件的特征尺寸不断缩小，这对器件的性能也提出了更高的要求。随着CMOS(ComplementaryMetal-Oxide-Semiconductor，互补金属氧化物半导体)技术进入16/14及以下技术节点，为了确保器件的高性能，对器件各部分的电学性能提出更高要求，其中，源漏区的接触电阻对器件性能的提升起着至关重要的作用。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种半导体器件的制造方法，提高源漏区的接触性能。为实现上述目的，本专利技术有如下技术方案：一种半导体器件的制造方法，包括：提供衬底，所述衬底上形成有器件结构，所述器件结构包括栅极以及栅极两侧衬底中的源漏区，所述源漏区具有晶态结构；对所述源漏区进行掺杂，以使得所述源漏区的表层非晶化，所述掺杂的杂质具有与所述源漏区相同的杂质类型；进行金属硅化工艺，以在所述源漏区上形成金属硅化物层。可选地，所述器件结构包括N型器件结构或P型器件结构。可选地，所述器件结构包括N型器件结构和P型器件结构，则，所述对所述源漏区进行掺杂，以使得所述源漏区的表层非晶化，包括：分别对N型器件结构和P型器件结构的源漏区进行掺杂，以分别使得N型器件结构和P型器件结构的源漏区的表层非晶化。可选地，所述对所述源漏区进行掺杂，包括：采用离子注入对所述源漏区进行掺杂。可选地，所述N型的器件结构的源漏区中掺杂杂质为P，采用离子注入对N型半导体器件的源漏区进行掺杂时，注入的杂质为As或Sb，离子注入的能量范围为1-5keV，离子注入的剂量范围为1e14-1e15/cm2。可选地，所述P型的器件结构的源漏区中掺杂杂质为B，采用离子注入对P型半导体器件的源漏区进行掺杂时，注入的杂质为Ga，离子注入的能量范围为1-5keV，离子注入的剂量范围为1e14-1e15/cm2。可选地，所述源漏区为嵌入式的外延结构，所述器件结构为N型器件结构时，所述外延结构为外延硅，所述器件结构为P型器件结构时，所述外延结构为外延锗硅。可选地，所述器件结构及所述衬底上还覆盖有层间介质层，所述层间介质层中设置有暴露所述源漏区的接触孔。可选地，所述金属硅化工艺中的金属层的材料为Ti、Ni或Co。可选地，所述金属层的厚度范围为1-10nm，所述金属硅化工艺中热处理的温度范围为500-600℃。本专利技术实施例提供的半导体器件的制造方法，在进行金属硅化工艺之前，先对器件结构的源漏区进行掺杂，该次掺杂后使得源漏区的表层非晶化，这样，在源漏区的金属硅化工艺中，非晶化的表层更有助于硅化物反应，同时，非晶化的掺杂的杂质在金属硅化物层与源漏晶态结构的界面处分凝，可以降低源漏的接触势垒，而非晶化的表层在硅化过程中固相外延生长，能够提升源漏区中杂质浓度，有效降低源漏区的接触电阻率，从而，全面提高源漏区的接触性能，提高器件的整体性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1示出了根据本专利技术实施例半导体器件的制造方法的流程示意图；图2-6示出了根据本专利技术实施例的制造方法形成半导体器件过程中的器件结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，随着CMOS(ComplementaryMetal-Oxide-Semiconductor，互补金属氧化物半导体)技术进入16/14及以下技术节点，为了确保器件的高性能，对器件各部分的电学性能提出更高要求，其中，源漏区的接触电阻对器件性能的提升起着至关重要的作用。为此，本申请提出一种半导体器件的制造方法，在进行金属硅化工艺之前，先对器件结构的源漏区进行掺杂，该次掺杂后使得源漏区的表层非晶化，这样，在源漏区的金属硅化工艺中，非晶化的表层更有助于硅化物反应，同时，非晶化的掺杂的杂质在金属硅化物层与源漏晶态结构的界面处分凝，可以降低源漏的接触势垒，而非晶化的表层在硅化过程中固相外延生长，能够提升源漏区中杂质浓度，有效降低源漏区的接触电阻率，从而，全面提高源漏区的接触性能，提高器件的整体性能。为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1和附图2-6对具体的实施例进行详细的描述。参考图1所示，在步骤S01，提供衬底100，所述衬底100上形成有器件结构，所述器件结构包括栅极以及栅极两侧衬底中的源漏区，所述源漏区具有晶态结构，参考图2所示。在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以是其他外延结构，例如SGOI(绝缘体上锗硅)等。本实施例中，衬底100为硅衬底。在衬底100上已经形成有器件结构，器件结构可以包括N型器件结构110和/或P型器件结构120，可以为平面或立体的器件结构，立体的器件结构例如可以为鳍式器件或纳米线围栅器件，器件结构之间通过隔离结构102分隔，隔离结构102为可以将器件的有源区分开的材料，隔离结构102的材料例如可以为氧化硅，隔离结构102例如可以为浅沟槽隔离(ShallowTrenchIsolation)。在本申请实施例中，N型器件结构110可以为NMOS，P型器件结构120可以为PMOS，器件结构至少包括栅极114/124以及栅极两侧的源漏区118/128，可以理解的是，器件结构还可以包括其他必要部件，例如栅介质层112/122、侧墙116/126等。其中，对于N型器件结构110，其源漏区118中掺杂有N型杂质，对于P型器件结构120，N型杂质例如可以为N、P、As、S等，P型杂质例如可以为B、Al、Ga或In等。在本实施例中，衬底100上同时形成有N型器件结构110和P型器件结构120，参考图2所示，N型器件结构110包括第一栅介质层112和其上的第一栅极114、第一栅极114侧壁上的第一侧墙116、第一栅极114两侧衬底中的第一源漏区118，P型器件结构120包括第二栅介质层122和其上的第二栅极124、第二栅极124侧壁上的第二侧墙126、第二栅极1本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有器件结构，所述器件结构包括栅极以及栅极两侧衬底中的源漏区，所述源漏区具有晶态结构；对所述源漏区进行掺杂，以使得所述源漏区的表层非晶化，所述掺杂的杂质具有与所述源漏区相同的杂质类型；进行金属硅化工艺，以在所述源漏区上形成金属硅化物层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有器件结构，所述器件结构包括栅极以及栅极两侧衬底中的源漏区，所述源漏区具有晶态结构；对所述源漏区进行掺杂，以使得所述源漏区的表层非晶化，所述掺杂的杂质具有与所述源漏区相同的杂质类型；进行金属硅化工艺，以在所述源漏区上形成金属硅化物层。2.根据权利要求1所述的制造方法，其特征在于，所述器件结构包括N型器件结构或P型器件结构。3.根据权利要求1所述的制造方法，其特征在于，所述器件结构包括N型器件结构和P型器件结构，则，所述对所述源漏区进行掺杂，以使得所述源漏区的表层非晶化，包括：分别对N型器件结构和P型器件结构的源漏区进行掺杂，以分别使得N型器件结构和P型器件结构的源漏区的表层非晶化。4.根据权利要求1-3中任一项所述的制造方法，其特征在于，所述对所述源漏区进行掺杂，包括：采用离子注入对所述源漏区进行掺杂。5.根据权利要求4所述的制造方法，其特征在于，所述N型的器件结构的源漏区中掺杂杂质为P，采用离子注入对N型半导体器件的源漏区...

【专利技术属性】
技术研发人员：毛淑娟，罗军，许静，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11