绝缘栅型碳化硅半导体装置及其制造方法制造方法及图纸

提供一种绝缘栅型碳化硅半导体装置及其制造方法。具备：在主面是设置了大于0°的偏离角的{0001}面4H型的碳化硅基板1上的第1导电类型的漂移层(2a)、在漂移层(2a)的表层侧的第2导电类型的第1基区(3)、第1导电类型的源极区域(4)、沟槽(5)、在沟槽侧壁处的栅极绝缘膜(6)、与沟槽(5)的底部相接地设置在漂移层(2a)内的第2导电类型的保护扩散层(13)、以及为了将保护扩散层(13)与第1基区(3)连接而与沟槽侧壁的多个面中的一面的至少一部分相接地设置了的第2导电类型的第2基区(14)，第2基区(14)相接的沟槽侧壁面是对与

【技术实现步骤摘要】
绝缘栅型碳化硅半导体装置及其制造方法本申请是申请号为201480007472.8，申请日为2014年2月4日，专利技术名称为“绝缘栅型碳化硅半导体装置及其制造方法”的专利技术专利申请的分案申请。
本专利技术涉及沟槽栅极构造的绝缘栅型碳化硅半导体装置。
技术介绍
在电力电子领域中，作为控制向马达等负载的电力供给的开关元件，广泛使用了IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)、MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)等半导体装置。作为电力控制用的绝缘栅型半导体装置之一，存在栅极电极被埋入到半导体层而形成的沟槽型MOSFET。在以往的沟槽型MOSFET中，在施加高电压时，还对作为栅极绝缘膜的氧化硅膜施加电场。此外，对沿着沟槽形状在沟槽内部形成了的氧化硅膜中的、埋入了栅极电极的沟槽底部的氧化硅膜施加最高的电场。为了缓和对沟槽底部的氧化硅膜施加的电场，提出了将p型的保护扩散层形成于与沟槽底部相接的n型的漂移层的方法。(例如，参照专利文献1)。此外，p型的保护扩散层通过形成于与沟槽侧壁相接的n型的漂移层的p型的第2基区，与形成沟道区域的p型的第1基区电连接而电位被固定。形成有第2基区的沟槽侧壁面成为p型区域，所以MOS特性劣化。即，形成有第2基区的沟槽侧壁面几乎无法作为沟道发挥功能，所以沟槽型MOSFET的沟道密度变小，沟槽型MOSFET的导通电阻增大。现有技术文献专利文献1：日本特开2004-311716号公报
技术实现思路
在使用碳化硅即SiC(SiliconCarbide)的沟槽型MOSFET中，MOS界面的品质比使用硅的沟槽型MOSFET差，所以在导通电阻中沟道电阻所占的比例大。因此，在使用碳化硅的沟槽型MOSFET中，由沟道密度的降低导致的导通电阻的增大与硅相比非常大，这造成问题。因此，期望在使用碳化硅的沟槽型MOSFET中，在形成第2基区时，尽可能不使导通电阻增大。本专利技术是为了解决上述那样的问题而完成，所以其目的在于，提供一种能够缓和对施加高电压的栅极绝缘膜施加的电场、并抑制导通电阻的增大的绝缘栅型碳化硅半导体装置及其制造方法。本专利技术的绝缘栅型碳化硅半导体装置的特征在于，具备：与沟槽底部相接地设置了的保护扩散层以及将该保护扩散层与第1基区连接的第2基区，第2基区与对平行于<0001>方向的面朝向<0001>方向附加大于0°的沟槽偏离(off)角而得到的沟槽侧壁面相接地形成。本专利技术中的绝缘栅型碳化硅半导体装置在沟槽底部具备保护扩散层，所以能够缓和沟槽底部的栅极绝缘膜的电场，并且，在沟槽侧壁面中的、MOS特性比与<0001>方向平行的面更差的、对与<0001>方向平行的面朝向<0001>方向附加大于0°的沟槽偏离角而得到的沟槽侧壁面形成用于固定保护扩散层的电位的第2基区，所以能够抑制导通电阻的增大。附图说明图1是示出本专利技术的实施方式1的沟槽型MOSFET的一部分的俯视图。图2是本专利技术的实施方式1的沟槽型MOSFET的剖面图。图3是示出本专利技术的实施方式1的沟槽型MOSFET的碳化硅基板的主面与沟槽侧壁的角度的关系的示意图。图4是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成源极区域为止的剖面图。图5是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成第2基区为止的剖面图。图6是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法的俯视图。图7是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、形成沟槽的蚀刻掩模的剖面图。图8是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成沟槽的蚀刻掩模的为止的剖面图。图9是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成沟槽为止的剖面图。图10是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成保护扩散层为止的剖面图。图11是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成栅极绝缘膜为止的剖面图。图12是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到形成接触孔为止的剖面图。图13是用于说明本专利技术的实施方式1的沟槽型MOSFET的制造方法中的、直到完成为止的剖面图。图14是示出本专利技术的实施方式2的沟槽型MOSFET的碳化硅基板的主面与沟槽侧壁的角度的关系的模式图。图15是示出本专利技术的实施方式3的沟槽型MOSFET的一部分的俯视图。图16是用于说明本专利技术的实施方式3的沟槽型MOSFET的导通状态下的电子的流动的路径的剖面图。图17是用于说明本专利技术的实施方式4的沟槽型MOSFET的制造方法中的、形成保护扩散层的剖面图。图18是用于说明本专利技术的实施方式4的沟槽型MOSFET的制造方法中的、形成第2基区的剖面图。图19是用于说明本专利技术的实施方式5的沟槽型MOSFET的制造方法中的、形成第2基区的剖面图。图20是用于说明本专利技术的实施方式5的沟槽型MOSFET的导通状态下的电子的流动的路径的剖面图。图21是示出本专利技术的实施方式6的沟槽型MOSFET的一部分的俯视图。图22是示出本专利技术的实施方式6的沟槽型MOSFET的剖面图。图23是示出用于说明本专利技术的实施方式6的沟槽型MOSFET的效果的、相对于栅极电压的漏极电流的特性。符号说明1碳化硅基板；2外延层；2a漂移层；3第1基区；4源极区域；5沟槽；6栅极绝缘膜；7栅极电极；8层间绝缘膜；9源极电极；10漏极电极；11蚀刻掩模；12抗蚀剂掩模；13保护扩散层；14第2基区；15第2注入掩模；16第1注入掩模；20单元；21偏离方向；22偏离上游侧沟槽侧壁；23偏离下游侧沟槽侧壁；24与偏离方向平行的沟槽侧壁；25第1距离；26第2距离；27第3距离；81接触孔。具体实施方式实施方式1.首先，说明本专利技术的实施方式1中的绝缘栅型碳化硅半导体装置的构成。图1是示出实施方式1的沟槽型MOSFET的一部分的俯视图。此外，在图1中，为了容易理解沟槽型MOSFET的单元的构成，省略了覆盖在单元之上的源极电极、层间绝缘膜以及接触孔的图示。图2是实施方式1的沟槽型MOSFET的剖面图。在本实施方式中，作为绝缘栅型碳化硅半导体装置，说明使用碳化硅的沟槽型MOSFET。在图1中，用虚线包围的区域所示的1个单元20在图1中格子状地排列了9个。在图1中，单点划线所示的A-A剖面图对应于图2(a)，双点划线所示的B-B剖面图对应于图2(b)。在图1中示出的碳化硅基板1的偏离方向21在本实施方式中被设为<11-20>方向，与偏离方向21平行的沟槽侧壁24的剖面由图2(a)所示。另外，与偏离方向21垂直的沟槽侧壁是偏离上游侧沟槽侧壁22与偏离下游侧沟槽侧壁23，如图2(b)所示。参照图1以及图2来说明本实施方式的沟槽型MOSFET的1个单元20的构成。在第1导电类型的碳化硅基板1的主面上生长了的由第1导电类型的碳化硅构成的外延层2中，形成了第2导电类型的第1基区3。第1导电类型的外延层2中的、未形本文档来自技高网...

【技术保护点】
1.一种绝缘栅型碳化硅半导体装置，具备：碳化硅基板，具有从{0001}面偏离的偏离方向上设置有大于0°的偏离角的主面；第1导电类型的漂移层，设置在所述碳化硅基板上；第2导电类型的第1基区，位于所述漂移层的表面侧；第1导电类型的源极区域，位于所述第1基区内；沟槽，贯通所述第1基区与所述源极区域，具有由多个面构成的沟槽侧壁；栅极绝缘膜，形成于所述沟槽内的所述沟槽侧壁；栅极电极，隔着所述栅极绝缘膜埋入到所述沟槽内；第2导电类型的保护扩散层，与所述沟槽的底部相接地设置在所述漂移层内；以及第2导电类型的第2基区，与所述保护扩散层的一部分、所述第1基区的一部分以及所述沟槽侧壁的所述多个面中的至少一面的至少一部分相接地在所述漂移层内设置。

【技术特征摘要】
2013.02.05 JP 2013-0206661.一种绝缘栅型碳化硅半导体装置，具备：碳化硅基板，具有从{0001}面偏离的偏离方向上设置有大于0°的偏离角的主面；第1导电类型的漂移层，设置在所述碳化硅基板上；第2导电类型的第1基区，位于所述漂移层的表面侧；第1导电类型的源极区域，位于所述第1基区内；沟槽，贯通所述第1基区与所述源极区域，具有由多个面构成的沟槽侧壁；栅极绝缘膜，形成于所述沟槽内的所述沟槽侧壁；栅极电极，隔着所述栅极绝缘膜埋入到所述沟槽内；第2导电类型的保护扩散层，与所述沟槽的底部相接地设置在所述漂移层内；以及第2导电类型的第2基区，与所述保护扩散层的一部分、所述第1基区的一部分以及所述沟槽侧壁的所述多个面中的至少一面的至少一部分相接地在所述漂移层内设置。2.根据权利要求1所述的绝缘栅型碳化硅半导体装置，其中，所述第2基区相接的所述沟槽侧壁的所述一面是对与<0001>方向平行的面相对<0001>方向附加大于0°的沟槽偏离角而得到的面。3.根据权利要求1或2所述的绝缘栅型碳化硅半导体装置，其中，在所述沟槽侧壁的所述多个面中的与设置有所述第2基区的面对置的面不设置所述第2基区。4.根据权利要求1～3中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述沟槽侧壁的所述多个面包括位于所述偏离方向上的上游侧的偏离上游侧沟槽侧壁面和与所述偏离上游侧沟槽侧壁面相比位于所述偏离方向上的下游侧的偏离下游侧沟槽侧壁面，所述第2基区设置于所述偏离上游侧沟槽侧壁面。5.根据权利要求1～4中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述第2基区的深度是所述沟槽的深度以上。6.根据权利要求1～5中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述第2基区的底面的深度被设置成比所述保护扩散层的底面的深度浅。7.根据权利要求1～6中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述第2基区与所述保护扩散层相比第2导电类型的的杂质浓度高。8.根据权利要求1～7中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述第2基区与所述第1基区相比第2导电类型的的杂质浓度高。9.根据权利要求1～8中的任一项所述的绝缘栅型碳化硅半导体装置，其中，在所述沟槽中，以所述沟槽的宽度从底部朝向上部扩宽的方式设置有锥形。10.根据权利要求1～9中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述源极区域在所述第2基区的上部与设置有所述第2基区的所述沟槽侧壁面相接。11.根据权利要求1～10中的任一项所述的绝缘栅型碳化硅半导体装置，其中，设置有所述第2基区的所述沟槽侧壁面是所述沟槽的多个面中的附加最大的沟槽偏离角的面。12.根据权利要求1～11中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述栅极电极以格子状配置。13.根据权利要求1～12中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述偏离方向是<11-20>方向。14.根据权利要求1～13中的任一项所述的绝缘栅型碳化硅半导体装置，其中，所述保护扩散层在所述沟槽的底部从设置有所述第2基区的所述沟槽侧壁面形成至与设置有所述第2基区的所述沟槽侧壁面对置的所述沟...

【专利技术属性】
技术研发人员：香川泰宏，田中梨菜，福井裕，三浦成久，阿部雄次，今泉昌之，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP