二极管装置制造方法及图纸

一种二极管装置，包含二极管电路。二极管电路耦接于电路中第一输入/输出(I/O)接脚与第二输入/输出(I/O)接脚之间，以及用以被关闭。二极管电路用以提供第一放电路径给电路中第一输入/输出(I/O)接脚以及第二放电路径给电路中第二输入/输出(I/O)接脚。

【技术实现步骤摘要】
二极管装置
本揭示内容是关于一种二极管装置与方法，特别是关于一种天线二极管电路及其方法。
技术介绍
天线效应通常发生于集成电路的制造。例如，天线效应可能发生于当一定数量的电荷流经晶体管结构至半导体基板中，其电荷是由某些半导体制程所诱发产生。若该电荷的数量太多，该晶体管中栅极氧化层结构会被破坏。因此，集成电路的合格率及可靠度均下降。
技术实现思路
本揭示内容的实施方式是关于一种二极管装置，其包含二极管电路。二极管电路耦接于电路的第一输入/输出(I/O)接脚与第二I/O接脚之间，以及用以被关掉。其中二极管电路用以提供第一放电路径给电路的第一I/O接脚与电路的第二I/O接脚。附图说明通过阅读以下对实施例的详细描述可以更全面地理解本揭示案，参考附图如下：图1绘示，根据本揭示文件的一些实施例中，一种电子装置的示意图；图2A绘示，根据本揭示文件的一些实施例中，一种电路的布局的示意图；图2B绘示，根据本揭示文件的一些实施例中，第2A图中二极管电路的示意布图的示意图；图3A绘示，根据本揭示文件的一些实施例中，在图1中的一种二极管电路的示意图；图3B绘示，根据本揭示文件的一些实施例中，在图3A中的二极管电路的示意布图的示意图；图4A绘示，根据本揭示文件的一些实施例中，在图1中的二极管电路的示意图；图4B绘示，根据本揭示文件的一些实施例中，在图4A中二极管电路的示意布图的示意图；图5绘示，根据本揭示文件的一些实施例中，一种方法的流程图。具体实施方式下文是举实施例配合所附附图作详细说明，但所描述的具体实施例仅仅用以解释本专利技术实施例，并不用来限定本专利技术实施例，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本专利技术实施例揭示内容所涵盖的范围。参考图1。图1为根据本揭示文件的各种不同的实施例中电子装置100的示意图。在一些实施例中，电子装置100被设置为集成芯片。在一些实施例中，电子装置100包含电路120与二极管电路140。在一些实施例中，电路120包含一或多个晶体管形成的各种电路。例如，在一些实施例中，电路120为静态随机存取记忆体(SRAM)。如图1所示，电路120包含两个输入/输出(I/O)接脚121与接脚122。I/O接脚121与122用以接收或传输信号(未显示)。在一些实施例中，过量电荷可能会在电子装置100的制程中累积在I/O接脚121与122处。例如，当等离子蚀刻的程序被用于制造电子装置100时，电荷可能会被等离子诱发产生因而累积在I/O接脚121与122处。若太多电荷累积于I/O接脚121与122处，I/O接脚121与122可能会被破坏。因此，电子装置100的合格率及可靠度都下降。为了保护I/O接脚被过量电荷破坏，二极管电路140被耦接于I/O接脚121与122之间，以用于提供放电路径P1与P2给累积于I/O接脚121与122的过量电荷放电。在一些实施例中，当二极管电路140被电压Vlo关掉时二极管电路用以提供放电路径P1与P2，以用于避免对电路120的操作的任何影响。相关的操作将参考实施例于后讨论。在一些实施例中，二极管电路140称为“天线二极管”。图1所示的I/O接脚的数量为示意的用途。在电路120与二极管电路140之间的设置也为示意的用途。与二极管电路140操作的各种I/O接脚的数量以及在电路120与二极管电路140之间的各种设置均在本揭示文件的范畴内。例如，在一些实施例中，二极管电路140被耦接于电路120的两个内部节点(未显示)之间。接下的段落描述某些与二极管电路140相关实施例以描绘其功能与应用。然而，本揭示文件并不被后述的实施例限制。各种实行图1中二极管电路140的功能与操作均在本揭示文件的范畴内。参考图2A。图2A为，依据本揭示文件的一些实施例，图1中二极管电路140的电路图。为了易于理解，图2A的相似元件沿用图1中的编码方式。在一些实施例中，图2A中的二极管电路140包含晶体管M1与M2。如图2A所示，晶体管M1的第二端子S/D12耦接至节点N1以接收电压Vlo，以及晶体管M1的控制端子G1耦接至晶体管M1的第二端子S/D12。在一些实施例中，晶体管M1的排列被称为“二极管形式晶体管”。例如，晶体管M1被实施为N型金氧半场效晶体管，第一端子S/D11与第二端子S/D12对应至晶体管M1的漏极/源极端子，以及控制端子G1对应至晶体管M1的栅极端子。通过耦接栅极端子与其中的一漏极/源极端子，如晶体管M1所示，一个三端子的晶体管等效地形成一个二端子的二极管。在一些实施例中，节点N1用以接收电压Vlo，以用于关掉晶体管M1与M2。在一些实施例中，电压Vlo大约0伏。在此Vlo，晶体管M1与M2被关掉。相应地，晶体管M1与M2将不会影响图1中电路120的操作。电压Vlo的值为示意的用途。各种电压Vlo的值，其足以关掉晶体管M1与M2，均在本揭示范畴内。如图2A所示，晶体管M2的第一端子S/D21耦接至I/O接脚122，晶体管M2的第二端子S/D22耦接至节点N1以接收电压Vlo，以及晶体管M2的控制端子G2耦接至晶体管M2的第二端子S/D22。在一些实施例中，晶体管M2的排列被称为“二极管形式晶体管”，如上所述。在一些实施例中，晶体管M1用以提供放电路径P1给累积在I/O接脚121的电荷(未显示)。在一些实施例中，放电路径P1耦接于晶体管M1的第一端子S/D11与块状端子B1之间。在一些实施例中，晶体管M2用以提供放电路径P2给累积在I/O接脚122的电荷(未显示)。在一些实施例中，放电路径P2耦接于晶体管M1与M2的块状端子B1与块状端子B2之间，用以接收一低电压，其包含，例如，接地电压与/或系统低电压(例如，VSS)。在一实施例中，图2A中的I/O接脚121与122耦接至电路120中的内部晶体管的栅极。在一些实施例中，耦接至I/O接脚121与122的栅极的等效电阻远高于放电路径P1与P2的等效电阻。因此，在制程中，于I/O接脚121与122的过量电荷(未显示)将会通过放电路径P1与P2而不会通过耦接至I/O接脚121与122的栅极。等效地，电路120的内部晶体管的栅极被保护于过量电荷的破坏。参考图2B。图2B为，依据本揭示文件的一些实施例，图2A中的二极管电路140的示意布图的示意图。为了易于理解，图2B的相似元件沿用图2A中的编码方式。在一些实施例中，二极管电路140的示意布图对应至二极管电路140的实际俯视图。在一些实施例中，图2B中的某些元件及/或结构(例如：区域210、接触点232等等)可能无法在二极管电路140的实际俯视图中被直接看到，但是可以通过图2B中二极管电路140可能包含图2B中显示的示意布图之下的结构、零件与/或元件的技术而理解。如图2B所示，二极管电路140包含氧化定义(oxidedefinition：OD)区210、栅极结构220与222，以及互相连结结构230。OD区210形成为图2A中晶体管M1-M2的主动区。如图，在一从左至右的顺序，OD区210的部分210A对应至晶体管M2的第一端子S/D21。OD区210的部分210B对应至晶体管M1-M2的两个第二端子S/D12与S/D22。OD区210的部分210C对应至本文档来自技高网...

【技术保护点】
1.一种二极管装置，其特征在于，包含：一二极管电路，耦接于一电路的一第一输入/输出接脚与一第二输入/输出接脚之间，并用以被关闭，其中该二极管电路用以提供一第一放电路径给该电路的该第一输入/输出接脚，并提供一第二放电路径给该电路的该第二输入/输出接脚。

【技术特征摘要】
2017.07.30 US 62/538,754;2017.10.31 US 15/799,3461.一种二极管装置，其特征...

【专利技术属性】
技术研发人员：萨赫勒·普里特·辛格，陈炎辉，廖宏仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71