一种低抖动分频时钟电路制造技术

本发明专利技术提供一种低抖动分频时钟电路，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；本发明专利技术中的时钟输入端到输出端最多经过三个逻辑门的延迟，相较于传统的基于D触发器的÷2分频时钟电路经过6个或更多逻辑门的延迟，本发明专利技术经过的逻辑门更少，延迟更小，抖动更低，具有周期稳定和低抖动特性，减少上升沿和下降沿时间，有利于低抖动特性，保证触发器输出相位差固定，并且具有较强驱动能力。

A Low Jitter Frequency Division Clock Circuit

The invention provides a low jitter frequency division clock circuit, which includes: a clock control signal generating circuit for generating clock signals with different phases; a low level narrow pulse width clock control signal generating circuit for generating low level narrow pulse width clock control signals; a high level narrow pulse width clock control signal generating circuit for generating high level narrow pulse width clock control signals; and a frequency division clock combining circuit for generating high level narrow pulse width clock control signals. The low-level narrow-pulse-width clock control signal and the high-level narrow-pulse-width clock control signal generate a frequency division clock signal; the delay between the clock input terminal and the output terminal in the present invention passes through at most three logic gates, which is less than the delay of the traditional_2 frequency division clock circuit based on D flip-flop through six or more logic gates, and the logic gate passed by the present invention has fewer delay, lower jitter and lower jitter. It has periodic stability and low jitter characteristics, reduces the rising and falling edge time, is conducive to low jitter characteristics, ensures that the output phase difference of the trigger is fixed, and has strong driving ability.

【技术实现步骤摘要】
一种低抖动分频时钟电路
本专利技术涉及电子领域，尤其涉及一种低抖动分频时钟电路。
技术介绍
随着5G通信、物联网和大数据技术的发展，系统处理信号带宽越来越宽，无线信号接收的带宽也越来越宽，要求A/D转换器瞬时带宽不断增加，进而要求A/D转换器采样速率越来越高。受器件特征速度、寄生效应、时钟有限上升时间和有限下降时间等因素的影响，单通道A/D转换器的采样速率总是有限。目前，为了进一步提升A/D转换器的采样速率，主流技术之一是采用时间交织技术，采用多个通道交替有序地对模拟输入信号进行采样、量化和编码，然后在数字域进行合成，进而提升A/D转换器的采样速率。时间交织结构A/D转换器设计中的技术瓶颈之一就是低抖动时钟。以两通道时间交织A/D转换器为例，假设系统时钟频率为fs，A/D转换器由A和B两个通道构成，A通道和B通道采样时钟频率为0.5×fs，A通道和B通道采样时钟相位之差为π，需要一种分频电路将主时钟频率fs变化为0.5×fs。数字集成电路设计常采用的÷2分频时钟电路如附图1所示，图1中触发器如图2所示，这种触发器的优势在于结构简单，易于实现，但其缺点也较为明显，缺点在于：首先，主时钟fs到÷2分频输出至少要经过6个或者更多逻辑门，传输路径上每个逻辑门的噪声对输出÷2分频时钟的噪声都有贡献，抖动较大；其次，传输路径上每个逻辑门的输出都容易受到电源噪声的影响，对输出÷2分频时钟噪声都有贡献，进而造成抖动增加，这种分频电路输出时钟对电源噪声较为敏感；第三，这种触发器输出驱动非常有限，随负载增加，必须在触发器输出CKOUT和负载之间插入更多的缓冲器，进一步导致负载上时钟信号的抖动更大。由于A/D转换器输出信噪比随模拟输入频率的增加和分辨率增加，因此A/D转换器对时钟抖动的要求越来越高，而传统基于D触发器分频时钟电路产生的时钟抖动较大，已经不能满足高速高精度A/D转换器设计需求。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术提供一种低抖动分频时钟电路，以解决上述技术问题。本专利技术提供的低抖动分频时钟电路，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；所述钟控信号产生电路的输入端与时钟输入信号输入端连接，所述钟控信号产生电路的输出端分别与低电平窄脉宽钟控信号产生电路的输入端和高电平窄脉宽钟控信号产生电路的输入端连接，低电平窄脉宽钟控信号产生电路的输出端和高电平窄脉宽钟控信号产生电路的输出端分别与分频时钟合成电路的输入端连接。进一步，所述钟控信号产生电路产生的相位不同的时钟信号分别为第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述时钟输入信号输入端、第一时钟信号和第三时钟信号分别与低电平窄脉宽钟控信号产生电路的输入端连接，所述时钟输入信号输入端、第二时钟信号和第四时钟信号分别与高电平窄脉宽钟控信号产生电路的输入端连接。进一步，所述钟控信号产生电路包括：第一反相器、第一D触发器、第二D触发器、第二缓冲器、第三缓冲器、第四缓冲器和第五缓冲器；所述第一D触发器的时钟信号输入端与时钟输入信号输入端连接，所述第一D触发器的输入端D与其QN输出端连接，第一D触发器的QN输出端与第二缓冲器的输入端连接，第二缓冲器的输出端输出所述第一时钟信号；所述第一D触发器的Q输入端与第三缓冲器的输入端连接，第三缓冲器的输出端输出所述第二时钟信号；所述第一反相器的输入端与时钟输入信号输入端连接，第一反相器的输出端与第二D触发器的时钟信号输入端连接，所述第三缓冲器的输出端与第二D触发器的D输入端连接，所述第二D触发器的Q输出端与第四缓冲器的输入端连接，第四缓冲器的输出端输出所述第三时钟信号；所述第二D触发器的QN输出端与第五缓冲器的输入端连接，第五缓冲器的输出端输出所述第四时钟信号。进一步，所述低电平窄脉宽钟控信号产生电路包括第一两输入或非门和第一两输入与非门；所述第一两输入或非门的第一输入端与第一时钟信号连接，其第二输入端与第三时钟信号连接，其输出端与第一两输入与非门的第一输入端连接，第一两输入与非门的的第二输入端与时钟输入信号输入端连接，第一两输入与非门的输出端输出所述低电平窄脉宽钟控信号。进一步，所述高电平窄脉宽钟控信号产生电路包括第二两输入或非门G7、第二两输入与非门G9和第二反相器，所述第二两输入或非门的第一输入端与第二时钟信号连接，其第二输入端与第四时钟信号连接，其输出端与所述第二两输入与非门的第一输入端连接，第二两输入与非门的第二输入端与时钟输入信号输入端连接，第二两输入与非门的输出端与第二反相器的输入端连接，第二反相器的输出端输出所述高电平窄脉宽钟控信号。进一步，所述分频时钟合成电路包括NMOS管NM1、PMOS管PM1和用于减少输出端时钟上升沿和下降沿时间的正反馈环路；所述NMOS管的栅极与高电平窄脉宽钟控信号连接，其源极和衬底接地，其漏极与分频时钟信号输出端连接；所述PMOS管的源极和衬底与电源连接，其漏极与分频时钟信号输出端连接。进一步，所述正反馈环路包括第三反相器G11、第四反相器G12、第五反相器G13、第六反相器G14；所述第三反相器、第四反相器、第五反相器和第六反相器依次连接，所述第三反相器的输入端与分频时钟信号输出端连接，所述第五反相器的输出端与分频时钟信号输出端连接。进一步，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的频率为时钟输入信号频率的二分之一。进一步，分频时钟信号输出端输出的信号的上升沿和下降沿的跳变，均发生在时钟输入信号的上升沿。本专利技术的有益效果：本专利技术中的低抖动分频时钟电路，时钟输入端到输出端最多经过三个逻辑门的延迟，相较于传统的基于D触发器的÷2分频时钟电路经过6个或更多逻辑门的延迟，本专利技术经过的逻辑门更少，延迟更小，抖动更低，具有周期稳定和低抖动特性，减少上升沿和下降沿时间，有利于低抖动特性，保证触发器输出相位差固定，并且具有较强驱动能力。附图说明图1是本专利技术实施例中传统基于D触发器的÷2分频时钟电路图。图2是本专利技术实施例中的D触发器电路图。图3是本专利技术实施中的低抖动÷2分频时钟电路图。图4是本专利技术实施例中电路中反相器的电路图。图5是本专利技术实施例中电路中缓冲器的电路图。图6是本专利技术实施例中电路中两输入与非门的电路图。图7是本专利技术实施例中电路中两输入或非门的电路图。图8是本专利技术实施例中的低抖动÷2分频时钟电路工作时序示意图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一本文档来自技高网...

【技术保护点】
1.一种低抖动分频时钟电路，其特征在于，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；所述钟控信号产生电路的输入端与时钟输入信号输入端连接，所述钟控信号产生电路的输出端分别与低电平窄脉宽钟控信号产生电路的输入端和高电平窄脉宽钟控信号产生电路的输入端连接，低电平窄脉宽钟控信号产生电路的输出端和高电平窄脉宽钟控信号产生电路的输出端分别与分频时钟合成电路的输入端连接。

【技术特征摘要】
1.一种低抖动分频时钟电路，其特征在于，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；所述钟控信号产生电路的输入端与时钟输入信号输入端连接，所述钟控信号产生电路的输出端分别与低电平窄脉宽钟控信号产生电路的输入端和高电平窄脉宽钟控信号产生电路的输入端连接，低电平窄脉宽钟控信号产生电路的输出端和高电平窄脉宽钟控信号产生电路的输出端分别与分频时钟合成电路的输入端连接。2.根据权利要求1所述的低抖动分频时钟电路，其特征在于，所述钟控信号产生电路产生的相位不同的时钟信号分别为第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述时钟输入信号输入端、第一时钟信号和第三时钟信号分别与低电平窄脉宽钟控信号产生电路的输入端连接，所述时钟输入信号输入端、第二时钟信号和第四时钟信号分别与高电平窄脉宽钟控信号产生电路的输入端连接。3.根据权利要求2所述的低抖动分频时钟电路，其特征在于，所述钟控信号产生电路包括：第一反相器、第一D触发器、第二D触发器、第二缓冲器、第三缓冲器、第四缓冲器和第五缓冲器；所述第一D触发器的时钟信号输入端与时钟输入信号输入端连接，所述第一D触发器的输入端D与其QN输出端连接，第一D触发器的QN输出端与第二缓冲器的输入端连接，第二缓冲器的输出端输出所述第一时钟信号；所述第一D触发器的Q输入端与第三缓冲器的输入端连接，第三缓冲器的输出端输出所述第二时钟信号；所述第一反相器的输入端与时钟输入信号输入端连接，第一反相器的输出端与第二D触发器的时钟信号输入端连接，所述第三缓冲器的输出端与第二D触发器的D输入端连接，所述第二D触发器的Q输出端与第四缓冲器的输入端连接，第四缓冲器的输出端输出所述第三时钟信号；所述第二D触发器的QN输出端与第五缓冲器的输入端连接，第五缓冲器的输...

【专利技术属性】
技术研发人员：刘涛，王健安，王育新，陈光炳，付东兵，李儒章，胡盛东，张正平，罗俊，徐代果，邓民明，王妍，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50