时钟分频器制造技术

本发明专利技术公开了一种时钟分频器，所述时钟分频器包括控制信号产生模块和分频信号产生模块；控制信号产生模块用于接收输入时钟信号和分频参数，并根据分频参数生成与输入时钟信号对应的控制信号，然后将控制信号发送至所述分频信号产生模块；分频信号产生模块用于接收输入时钟信号，并根据接收的控制信号生成与所述输入时钟信号对应的采样时钟信号；采样时钟信号对应的时钟周期的起始时钟沿跟随所述输入时钟信号对应的时钟周期的起始时钟沿同步变化。本发明专利技术保证分频产生的采样时钟信号在用作采样时钟时其对应的采样沿依然具有较好的时钟抖动性能，极大削弱采样时钟沿的时钟抖动性能对模数转换器采样高中频信号时的动态性能的制约。

clock divider

The present invention discloses a clock divider. The clock divider includes a control signal generating module and a frequency division signal generating module; the control signal generating module is used to receive input clock signals and frequency division parameters, and generates a controlled signal corresponding to the input clock signal according to the frequency division parameters, and then sends the control signal to the control signal. The frequency division signal generation module; the frequency division signal generation module is used to receive the input clock signal and generates a sampling clock signal corresponding to the input clock signal according to the received control signal; the starting clock of the clock cycle corresponding to the sampling clock signal is along the clock period corresponding to the input clock signal. The beginning clock changes synchronously. The invention ensures that the sampling clock signal produced by the frequency division is still having good clock jitter performance while being used as the sampling clock, greatly weakening the restriction of the clock jitter performance of the sampling clock along the analog to digital converter to sample the high school frequency signal.

【技术实现步骤摘要】
时钟分频器
本专利技术涉及信号处理
，特别涉及一种时钟分频器。
技术介绍
随着现代通信系统的飞速发展，对模数转换器的采样速率和分辨率也随之提出了越来越高的要求。随着被采样信号的带宽越来越宽，被采样信号的频率越来越快，采样时钟的时钟抖动性能对模数转换器的动态性能(比如信噪比)的影响越来越大，因此，采样时钟抖动性能在很大程度上制约着模数转换器的信噪比的提高。现有技术中，为了系统应用的方便，经常将同一频率的时钟信号送到系统的各个电路模块中。具体地，模数转换器其内部采样时钟通过采用传统的CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)时钟分频器对输入的时钟信号分频产生；该分频处理方式存在即使输入时钟的时钟抖动性能较好，但是，其产生的输出时钟的时钟抖动性能比较差，因此严重制约着高速、高精度模数转换器采样高频信号和中频信号时的动态性能的提高。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中模数转换器采用传统的CMOS时钟分频器对时钟信号进行分频处理，存在输出时钟的时钟抖动性能比较差，严重制约着高速、高精度模数转换器采样高频信号和中频信号时的动态性能的提高的缺陷，目的在于提供一种时钟分频器。本专利技术是通过下述技术方案来解决上述技术问题：本专利技术提供一种时钟分频器，所述时钟分频器包括控制信号产生模块和分频信号产生模块；所述控制信号产生模块用于接收输入时钟信号和分频参数，并根据所述分频参数生成与所述输入时钟信号对应的控制信号，然后将所述控制信号发送至所述分频信号产生模块；所述分频信号产生模块用于接收所述输入时钟信号，并根据接收的所述控制信号生成与所述输入时钟信号对应的采样时钟信号；所述采样时钟信号对应的时钟周期的起始时钟沿跟随所述输入时钟信号对应的时钟周期的起始时钟沿同步变化。较佳地，所述控制信号产生模块还用于接收与所述输入时钟信号反相的第一时钟信号。较佳地，所述时钟分频器还包括第一非门；所述第一非门与所述控制信号产生模块电连接，用于将所述输入时钟信号进行反相处理，获取所述第一时钟信号。较佳地，所述控制信号产生模块包括计数器和周期结束检测电路；所述计数器用于输出计数值，并将所述计数值发送至所述周期结束检测电路；所述周期结束检测电路用于接收所述输入时钟信号，并根据所述输入时钟信号和所述计数值，生成所述控制信号；其中，所述控制信号包括第一控制信号和第二控制信号，且所述第一控制信号和所述第二控制信号处于同一时钟周期内。较佳地，所述计数器包括至少一个触发器单元；所述触发器单元包括具有置位与复位功能的第一D触发器(一种触发器)、与非门、或门和第二非门；所述与非门的一输入端与所述或门的一输入端电连接，所述与非门的输出端与所述第一D触发器的置位端电连接；所述或门的另一输入端与所述第二非门的输出端电连接，所述或门的输出端与所述第一D触发器的复位端电连接；所述第一D触发器的时钟输入端与所述第一非门的输出端电连接，所述第一D触发器的输出端与所述周期结束检测电路电连接。较佳地，所述周期结束检测电路包括或非门、第三非门、第四非门、第五非门、第六非门、第二D触发器和第三D触发器；每个所述第一D触发器的输出端分别与所述或非门的一不同的输入端电连接；所述或非门的输出端与所述第二D触发器的输入端电连接；所述第二D触发器的输出端分别与所述第五非门的输入端和所述第三D触发器的输入端电连接；所述第三非门的输入端与所述第一非门的输出端电连接，所述第三非门的输出端分别与所述第二D触发器的时钟输入端和所述第四非门的输入端电连接；所述第四非门的输出端与所述第三D触发器的时钟输入端电连接；所述第三D触发器的输出端与所述第六非门的输入端电连接；所述第五非门的输出端和所述第六非门的输出端均与所述分频信号产生模块电连接；其中，所述第五非门的输出端输出所述第一控制信号，所述第六非门的输出端输出所述第二控制信号；所述第五非门的输出端分别与所述与非门的另一输入端、所述第二非门的输入端电连接。较佳地，当所述计数值满足第一设定计数值时，所述周期结束检测电路输出的所述第一控制信号和所述第二控制信号控制所述分频信号产生模块输出跟随所述输入时钟信号对应的时钟周期的起始时钟沿同步变化所述采样时钟信号；当所述计数值满足第二设定计数值时，所述分频信号产生模块输出一个固定时钟周期信号；其中，所述固定时钟周期信号的时钟周期与所述输入时钟信号的时钟周期相同。较佳地，所述分频信号产生模块包括第一PMOS管(PositivechannelMetalOxideSemiconductor，金属氧化物半导体场效应晶体管)、第二PMOS管、第三PMOS管、第一NMOS(NMetalOxideSemiconductor，N型金属氧化物半导体)管、第二NMOS管和第三NMOS管；所述第一PMOS管的栅极与所述第五非门的输出端电连接，所述第一PMOS管的源极与电源端电连接，所述第一PMOS管的漏极与所述第二PMOS管的源极电连接；所述第二PMOS管的栅极与所述时钟信号输入端口电连接，所述第二PMOS管的漏极分别与所述第三PMOS管的漏极、所述第一NMOS管的漏极和所述第二NMOS管的漏极电连接；所述第三PMOS管的栅极与所述第六非门的输出端电连接，所述第三PMOS管的源极与所述电源端电连接；所述第三PMOS管的漏极还与所述时钟信号输出端口电连接；所述第一NMOS管的栅极与所述时钟信号输入端口电连接，所述第一NMOS管的源极分别与所述第二NMOS管的源极和所述第三NMOS的漏极电连接；所述第二NMOS管的栅极与所述第五非门的输出端电连接；所述第三NMOS管的栅极与所述第六非门的输出端电连接，所述第三NMOS管的源极接地。较佳地，所述采样时钟信号对应的时钟周期的起始下降沿跟随所述输入时钟信号对应的时钟周期的起始上升沿同步变化；或，所述采样时钟信号对应的时钟周期的起始上升沿跟随所述输入时钟信号对应的时钟周期的起始下降沿同步变化。本专利技术的积极进步效果在于：本专利技术将需要进行时钟抖动性能优化的输入时钟信号的时钟沿分别经过控制信号产生模块和分频信号产生模块配合处理，产生分频后的用作采样的采样时钟信号，该处理过程中额外增加的时钟抖动很小，从而保证分频产生的采样时钟信号在用作采样时钟时其对应的时钟沿依然具有较好的时钟抖动性能，从而极大地减少了采样时钟沿的时钟抖动性能对模数转换器在采样高中频信号时的动态性能的制约，优化了现有的模数转换器在采样高中频信号时的动态性能。附图说明图1为本专利技术较佳实施例的时钟分频器的模块示意图；图2为本专利技术较佳实施例的时钟分频器的控制信号产生模块的电路结构示意图；图3为本专利技术较佳实施例的时钟分频器的周期结束检测电路的电路结构示意图；图4为本专利技术较佳实施例的时钟分频器的分频信号产生模块的电路结构示意图；图5为本专利技术较佳实施例的时钟分频器的原理示意图。具体实施方式下面通过实施例的方式进一步说明本专利技术，但并不因此将本专利技术限制在的实施例范围之中。如图1所示，本实施例的时钟分频器包括第一非门1、控制信号产生模块2和分频信号产生模块3。控制信号产生模块2用于接收与输入时钟信号反相的第一时钟信号。具体地，第一非门1与控制信号产生模块2电连接，用于将输本文档来自技高网...

【技术保护点】
1.一种时钟分频器，其特征在于，所述时钟分频器包括控制信号产生模块和分频信号产生模块；所述控制信号产生模块用于接收输入时钟信号和分频参数，并根据所述分频参数生成与所述输入时钟信号对应的控制信号，然后将所述控制信号发送至所述分频信号产生模块；所述分频信号产生模块用于接收所述输入时钟信号，并根据接收的所述控制信号生成与所述输入时钟信号对应的采样时钟信号；所述采样时钟信号对应的时钟周期的起始时钟沿跟随所述输入时钟信号对应的时钟周期的起始时钟沿同步变化。

【技术特征摘要】
1.一种时钟分频器，其特征在于，所述时钟分频器包括控制信号产生模块和分频信号产生模块；所述控制信号产生模块用于接收输入时钟信号和分频参数，并根据所述分频参数生成与所述输入时钟信号对应的控制信号，然后将所述控制信号发送至所述分频信号产生模块；所述分频信号产生模块用于接收所述输入时钟信号，并根据接收的所述控制信号生成与所述输入时钟信号对应的采样时钟信号；所述采样时钟信号对应的时钟周期的起始时钟沿跟随所述输入时钟信号对应的时钟周期的起始时钟沿同步变化。2.如权利要求1所述的时钟分频器，其特征在于，所述控制信号产生模块还用于接收与所述输入时钟信号反相的第一时钟信号。3.如权利要求2所述的时钟分频器，其特征在于，所述时钟分频器还包括第一非门；所述第一非门与所述控制信号产生模块电连接，用于将所述输入时钟信号进行反相处理，获取所述第一时钟信号。4.如权利要求3所述的时钟分频器，其特征在于，所述控制信号产生模块包括计数器和周期结束检测电路；所述计数器用于输出计数值，并将所述计数值发送至所述周期结束检测电路；所述周期结束检测电路用于接收所述输入时钟信号，并根据所述输入时钟信号和所述计数值，生成所述控制信号；其中，所述控制信号包括第一控制信号和第二控制信号，且所述第一控制信号和所述第二控制信号处于同一时钟周期内。5.如权利要求4所述的时钟分频器，其特征在于，所述计数器包括至少一个触发器单元；所述触发器单元包括具有置位与复位功能的第一D触发器、与非门、或门和第二非门；所述与非门的一输入端与所述或门的一输入端电连接，所述与非门的输出端与所述第一D触发器的置位端电连接；所述或门的另一输入端与所述第二非门的输出端电连接，所述或门的输出端与所述第一D触发器的复位端电连接；所述第一D触发器的时钟输入端与所述第一非门的输出端电连接，所述第一D触发器的输出端与所述周期结束检测电路电连接。6.如权利要求5所述的时钟分频器，其特征在于，所述周期结束检测电路包括或非门、第三非门、第四非门、第五非门、第六非门、第二D触发器和第三D触发器；每个所述第一D触发器的输出端分别与所述或非门的一不同的输入端电连接；所述或非门的输出端与所述第二D触发器的输入端电连接；所述第二D触发器的输出端分别与所述第五非门的输入端和所述第三D触发器的输入端电连接；所述第三非门的输入端与所述第一非门的输出端电连接，所述第...

【专利技术属性】
技术研发人员：王海军，张辉，李丹，富浩宇，高远，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：上海,31