一种分频电路和电子装置制造方法及图纸

本发明专利技术提供一种分频电路和电子装置，涉及分频技术领域。本发明专利技术的分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，可以采用动态CMOS逻辑实现在射频频率范围内的高速分频操作，并且具有低电压和低功耗的优点。本发明专利技术的电子装置包括上述的分频电路，因而同样具有上述优点。

【技术实现步骤摘要】

本专利技术涉及一种分频技术，具体而言涉及一种分频电路和电子装置。
技术介绍
实际应用中越来越高的数据传输速率得益于不断更新换代的各类通信标准，同时也对高速1C(集成电路)提出了更高的要求。随着1C工艺特征尺寸的不断缩小，单个晶体管工作速度上限也在持续提高，为高速1C的电路设计提供了支持。分频电路(Divider)是高速1C中锁相环单元里的重要模块，用于对压控振荡器(VC0)的输出信号进行分频处理，其运行在整个芯片的最高工作频率，因此分频电路(也称分频器)的速度和功耗在高速1C设计中非常关键。传统的高速电路一般采用电流模型逻辑(CML)的锁存器(Latch)构成的D型触发器(DFF)进行分频电路的设计，其优点是可以工作到射频频率之上，但缺点是功耗较大。而另一种采用由普通CMOS逻辑锁存器(Latch)构成的DFF设计的分频电路虽然可以保证较低的功耗，但是通常只能工作在2GHz以下的较低频率范围，在某些情况下将无法满足对射频频率范围的要求。由此可见，如何设计一种可以在射频频率范围内进行高速分频操作且同时具有低功耗的优点的分频电路，已经成为现有技术中需要解决的一个技术问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种分频电路，可以工作在射频频率范围内，并且具有高速和低功耗的优点。本专利技术的一个实施例提供一种分频电路，其包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。可选地，所述第四反相器包括P型的第三晶体管和N型的第四晶体管，其中，所述第三晶体管的源极与电源电压相连、漏极与所述第四晶体管的漏极相连、栅极与所述第四晶体管的栅极以及所述第一输入端相连，所述第四晶体管的源极接地。可选地，所述第五反相器包括P型的第五晶体管和N型的第六晶体管，其中，所述第五晶体管的源极与电源电压相连、漏极与所述第六晶体管的漏极相连、栅极与所述第六晶体管的栅极以及所述第二输入端相连，所述第六晶体管的源极接地。可选地，所述第一反相器包括Ν型的第七晶体管和Ρ型的第八晶体管，其中，所述第八晶体管的源极与所述第四反相器的输出端相连、漏极与所述第七晶体管的漏极相连、栅极与所述第七晶体管的栅极相连，所述第七晶体管的源极与所述第一晶体管的漏极相连。可选地，所述第二反相器包括Ν型的第九晶体管和Ρ型的第十晶体管，其中，所述第十晶体管的源极与电源电压相连、漏极与所述第九晶体管的漏极相连、栅极与所述第九晶体管的栅极相连，所述第九晶体管的源极接地。可选地，所述第三反相器包括Ν型的第十一晶体管和Ρ型第十二晶体管，其中，所述第十二晶体管的源极与所述第五反相器的输出端相连、漏极与所述第十一晶体管的漏极相连、栅极与所述第十一晶体管的栅极相连，所述第十一晶体管的源极与所述第二晶体管的漏极相连。可选地，施加在所述第一输入端与所述第二输入端上的输入信号为差分信号。可选地，所述电路输出端包括第六反相器，所述第六反相器的输入端与所述第二反相器的输出端相连，所述第六反相器的输出端作为所述分频电路的输出。可选地，所述电路输出端配置为差分输出模式。本专利技术的另一实施例提供一种电子装置，包括电子组件以及与所述电子组件相连的分频电路，所述分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。本专利技术的分频电路包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，可以采用动态CMOS逻辑实现在射频频率范围内的高速分频操作，并且具有低电压和低功耗的优点。本专利技术的电子装置包括上述的分频电路，因而同样具有上述优点。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1为本专利技术的一个实施例的一种分频电路的结构示意图；图2为本专利技术的一个实施例的一种分频电路被配置为差分输出模式的电路示意图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可当前第1页1 2本文档来自技高网...

【技术保护点】
一种分频电路，其特征在于，包括由首尾相连的第一反相器、第二反相器和第三反相器构成的反相器链，还包括第一晶体管、第二晶体管、第四反相器、第五反相器、第一输入端、第二输入端和电路输出端；其中，所述第一反相器的电源端与所述第四反相器的输出端相连，所述第一反相器的地端与所述第一晶体管的漏极相连；所述第二反相器的电源端与电源电压相连，所述第二反相器的地端接地，所述第二反相器的输出端与所述电路输出端相连；所述第三反相器的电源端与所述第五反相器的输出端相连，所述第三反相器的地端与所述第二晶体管的漏极相连；并且，所述第四反相器的输入端与所述第一输入端相连，所述第四反相器的电源端与电源电压相连，所述第四反相器的地端接地；所述第五反相器的输入端与所述第二输入端相连，所述第五反相器的电源端与电源电压相连，所述第五反相器的地端接地；所述第一晶体管的源极接地，所述第一晶体管的栅极与第二输入端相连；所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第一输入端相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：贾海珑，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31