时钟驱动电路制造技术

本发明专利技术提供一种时钟驱动电路，其包括：依次相连的输入级、双端转单端级以及驱动输出级；所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。采用互为负载的差分放大器，两个差分放大器中任意一个均作为另一个的负载，扩大了输入级的幅度范围，具有吸入与供出大电流的能力，提高了压摆率，使其能接收幅度大、速度快的输入时钟信号。

Clock Driver Circuit

The invention provides a clock driving circuit, which includes: sequentially connected input stage, double-ended to single-ended stage and drive output stage; the input stage includes a differential amplifier with mutual load and a common-mode negative feedback loop. The differential amplifier is connected to the differential clock signal for amplification to generate common-mode voltage, and the common-mode feedback circuit is connected to the output end of the differential amplifier. For stabilizing the output amplitude of the common-mode voltage, the two-terminal converts to a single-terminal stage, converting the differential sinusoidal clock signal output by the two-terminal common-mode voltage into a single-terminal square-wave clock signal, and the driving output stage includes a multi-stage cascaded push-pull inverter to increase the driving capacity of the square-wave clock signal. A differential amplifier with mutual loads is adopted. Each of the two differential amplifiers acts as another load, which enlarges the amplitude range of the input stage, has the ability to inhale and supply large currents, improves the voltage swing rate, and enables it to receive large amplitude and fast input clock signals.

【技术实现步骤摘要】
时钟驱动电路
本专利技术涉及集成电路
，特别是涉及一种具有低抖动与高速的时钟驱动电路，其可应用于集成电路中针对时钟电路要求较高的数据转换器。
技术介绍
随着高速、高精度转换器的发展，可实现直接高频采样的A/D转换器对时钟的性能要求越来越高，其中，抖动是时钟驱动电路设计中最重要的参数。时钟的抖动定义为时钟信号在其逻辑状态变化的阈值电平上偏离理想时间位置的短期变化。在高速A/D转换器中，时钟抖动产生的时序误差往往会限制数字I/O接口的最大传输速率，增大信号通路的误码率，限制模数转换器的动态范围，时钟抖动还会降低A/D转换器的信噪比，进而直接影响到A/D转换器的精度。影响时钟抖动的噪声主要来源于片外输入时钟信号噪声和片内时钟驱动电路本身的噪声两方面。对于片外噪声，目前条件下利用低噪声模拟信号源或晶振，并通过窄带滤波可以获得超低抖动的外部时钟源。而片内时钟驱动电路是一种常见的电路结构，其可将差分正弦时钟信号转换为单端方波时钟信号，减小时钟抖动并增大其驱动能力，之后提供给片上其它单元使用，其噪声主要由电路器件和过慢的时钟斜率引入。常规的时钟驱动电路，如图1所示，VDD为时钟驱动电路的电压源，GND为该电路地，CKin+和CKin-为该电路差分时钟输入信号，Vbias1和Vbias2分别为输入级和第二级的尾电流源的栅极电压，Ckout为该电路的时钟输出信号。该常规的时钟驱动电路100包含：差分输入级101，第二级102，驱动输出级103。差分输入级101作为电路的第一级由NMOS管M1、M2、M3，电容C1、C2，电阻R1、R2组成。第二级102由NMOS管M4、M5、M6，PMOS管M7、M8组成。驱动输出级103由NMOS管M9、M11，PMOS管M10、M12组成。片外差分输入时钟信号首先通过时钟驱动电路的第一级101，101中的差分输入对可以有效的抑制片外时钟的共模噪声干扰，之后经过第二级102进行双端转单端处理，并且将正弦波信号转换为方波信号。最终，第二级的方波输出信号经过由两个推挽反相器级联组成的驱动输出级103输出，驱动输出级输出的方波时钟信号可驱动较大的容性负载。此电路的输入级采用差分对结构，在采样点处，差分放大器中的输入对管都处在饱和区，尾电流源管M1的噪声被匹配良好的输入对管所抵消，电源和地的噪声同样被抵消了，所以第一级101输出的噪声主要由输入对管M2、M3和负载电阻R2、R3贡献。单级差分放大器的时钟抖动表达式为：其中Ain为输入信号的幅度，ω为输入信号的角频率，AV为差分输入端的增益，为总的输出噪声电压，k为开尔文系数，T为绝对温度，λ为噪声系数。第二级102将差分正弦时钟信号转换为单端方波时钟信号，单端输出的方波时钟信号的边沿斜率不可能为1，而斜率越小，引入的时钟抖动将会越大。根据以上的分析，常规时钟驱动电路100的缺点就是为了降低时钟抖动，需要增大第一级差分放大器的增益和增大第二级尾电流或管子尺寸,但是这样会带来功耗增大和负载电容过大的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种时钟驱动电路，用于解决现有技术中驱动电路在降低时钟抖动时需要增加电路供功耗与规模的问题。为实现上述目的及其他相关目的，本专利技术提供一种时钟驱动电路，包括：依次相连的输入级、双端转单端级以及驱动输出级；所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。优选地，所述互为负载的差分放大器包括NMOS管M5、M6，PMOS管M7、M8，所述正向输入信号CKin+分别连接NMOS管M5、PMOS管M7的栅极，所述NMOS管M5、PMOS管M7的漏极互连，所述负向输入信号Ckin-分别连接NMOS管M6、PMOS管M8的栅极，所述PMOS管M7、M8的源极互连，所述NMOS管M5、M6的源极互连，所述NMOS管M6、PMOS管M8的漏极互连。优选地，所述共模负反馈环路包括幅度抑制电路、电阻R4、R5、与NMOS管M4，其中，所述幅度抑制电路包括NMOS管N1～N3，电阻R1～R3，第一电阻R1一端接地，所述第一电阻R1的另一端连接NMOS管M1的源极，所述NMOS管M1栅级、漏极互连且其分别与M2栅极、M3源极互连，所述NMOS管M3漏极、栅极互连且连接第三电阻的一端，其另一端连接电源电压；所述NMOS管M2源极连接第二电阻R2的一端，其另一端接地；所述NMOS管M2的漏极分别连接第四、五电阻的一端与NMOS管M4的栅极，所述NMOS管M4的源极接地，所述第四、第五电阻的另一端对应连接所述差分放大器输出的共模电压。优选地，所述输入级包括NMOS管M9，所述NMOS管M9的源极连接电源电压，其栅极连接第一偏置电压，其漏极连接差分放大器PMOS管M7、M8的源极。优选地，所述双端转单端级包含双端转单端电路与支路回路，所述双端转单端电路将差分正弦时钟信号转换为单端的方波时钟信号，所述支路回路用于在转换时钟信号时，调节时钟边沿斜率以降低时钟抖动。优选地，所述双端转单端电路包括NMOS管M10～M12与PMOS管M15～M16，所述NMOS管M10的栅极连接第二偏置电压，其源极接地，其漏极分别连接NMOS管M11、M12的源极，所述NMOS管M11、M12的栅极对应连接差分放大器的输出端，所述NMOS管M11、M12的漏极连接PMOS管M15、M16的漏极，所述PMOS管M15、M16源极连接电源电压，其栅极互连且连接PMOS管M15的漏极。优选地，所述支路回路包括NMOS管M13～M14，所述NMOS管M13的栅极连接NMOS管M16栅极，所述NMOS管M13的漏极连接NMOS管M12源极，所述NMOS管M13的源极连接NMOS管M14的漏极，该源极接地，且其栅极连接使能信号。优选地，所述多级级联的推挽反相器优选为两级。优选地，两级所述推挽反相器包括依次级联的第一级推挽反相器与第二级推挽反相器，所述第一级推挽反相器包括NMOS管M17与PMOS管M19，所述第二级推挽反相包括NMOS管M18与PMOS管M20，所述NMOS管M17的栅极与M19的栅极互连接入双端转单端级的输出端，所述PMOS管M19、M20的源极连接电源电压，所述NMOS管M17、M18的源极接地，所述NMOS管M17与PMOS管M19的漏极互连连接NMOS管M18与PMOS管M20的栅极，所述NMOS管M18与PMOS管M20的漏极互连作为输出。如上所述，本专利技术的时钟驱动电路，具有以下有益效果：本专利技术中的输入级采用互为负载的差分放大器，两个差分放大器中任意一个均作为另一个的负载，扩大了输入级的幅度范围，具有吸入与供出大电流的能力，提高了压摆率，使其能接收幅度大、速度快的输入时钟信号；同时，本专利技术在双端转单端电路设置一个支路，在时钟信号双端转单端过程中，支路根据信号开启增大转换时的电流，将会增加时钟边沿的斜率，有效降低时钟抖动。附图说明图1本文档来自技高网...

【技术保护点】
1.一种时钟驱动电路，其特征在于，所述时钟驱动电路包括：依次相连的输入级、双端转单端级以及驱动输出级；所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。

【技术特征摘要】
1.一种时钟驱动电路，其特征在于，所述时钟驱动电路包括：依次相连的输入级、双端转单端级以及驱动输出级；所述输入级，包括互为负载的差分放大器与共模负反馈环路，所述差分放大器接入差分时钟信号进行放大生成共模电压，所述共模反馈电路连接所述差分放大器的输出端，用于稳定所述共模电压的输出幅度；所述双端转单端级，将双端共模电压输出的差分正弦时钟信号转换为单端的方波时钟信号；所述驱动输出级，包含多级级联的推挽反相器，以增加所述方波时钟信号的驱动能力。2.根据权利要求1所述的时钟驱动电路，其特征在于，所述互为负载的差分放大器包括NMOS管M5、M6与PMOS管M7、M8，所述正向输入信号CKin+分别连接NMOS管M5、PMOS管M7的栅极，所述NMOS管M5、PMOS管M7的漏极互连，所述负向输入信号Ckin-分别连接NMOS管M6、PMOS管M8的栅极，所述PMOS管M7、M8的源极互连，所述NMOS管M5、M6的源极互连，所述NMOS管M6、PMOS管M8的漏极互连。3.根据权利要求1所述的时钟驱动电路，其特征在于，所述共模负反馈环路包括幅度抑制电路、电阻R4、R5、与NMOS管M4，其中，所述幅度抑制电路包括NMOS管N1～N3与电阻R1～R3，第一电阻R1一端接地，所述第一电阻R1的另一端连接NMOS管M1的源极，所述NMOS管M1栅级、漏极互连且其分别与M2栅极、M3源极互连，所述NMOS管M3漏极、栅极互连且连接第三电阻的一端，其另一端连接电源电压；所述NMOS管M2源极连接第二电阻R2的一端，其另一端接地；所述NMOS管M2的漏极分别连接第四、五电阻的一端与NMOS管M4的栅极，所述NMOS管M4的源极接地，所述第四、第五电阻的另一端对应连接所述差分放大器输出的共模电压。4.根据权利要求1所述的时钟驱动电路，其特征在于，所述输入级包括NMOS管M9，所述NMOS管M9的源极连接电源电压，其栅极连接第一偏置电...

【专利技术属性】
技术研发人员：沈晓峰，黄兴发，李梁，陈玺，徐鸣远，王健安，付东兵，陈光炳，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50