锁相环路制造技术

全数字锁相环路接收用于使全数字锁相环路内的模拟电路运行的模拟输入电源电压。本公开的实施例的全数字锁相环路将模拟输入电源电压按比例调整以提供用于使全数字锁相环路内的数字电路运行的数字输入电源电压。模拟电路包含时间数字转换器以测量全数字锁相环路内的相位误差。时间数字转换器的分辨率至少部分地依赖于数字输入电源电压。数字电路调节数字输入电源电压以稳定在工艺、电压及/或温度变化时的时间数字转换器的分辨率。此稳定的时间数字转换器的分辨率可使得全数字锁相环路保持在工艺、电压及/或温度变化时的固定带内相位噪声。

【技术实现步骤摘要】
锁相环路
本公开的实施例中所描述的技术大体上涉及锁相环路。
技术介绍
物联网(InternetofThings，IoT)代表不断成长的嵌入有电子器件、软件、传感器、致动器以及网络连接性的物理装置、汽车、建筑物及/或事物之间的网络，所述电子件、软件、传感器、致动器以及网络连接性使这些装置、汽车、建筑物及/或事物能够交换数据。这些物理装置、汽车、建筑物及/或事物收集信息且随后自主地将此信息传达到其它物理装置、汽车、建筑物及/或事物。因此，这些物理装置、汽车、建筑物及/或事物包含用于将此信息传输到其它物理装置、汽车、建筑物及/或事物的传输器及用于接收来自其它物理装置、汽车、建筑物及/或事物的其它信息的接收器。举例来说，照明系统、加热系统、通风系统、空气调节系统及/或家用电器可包含用于将与其状态相关的信息传达到移动通信装置的的传输器，所述移动通信装置是例如移动电话装置，例如移动电话、移动计算装置、移动互联网装置，例如平板计算机及/或手提式计算机。这些照明系统、加热系统、通风系统、空气调节系统及/或家用电器可包含用于接收来自移动通信装置的与其控制相关的信息的接收器。这些传输器及接收器的中心部处具有锁相环路(phaselockedloop；PLL)用于提供信号，所述信号用于将此信息传输到其它物理装置、汽车、建筑物、及/或事物及用于接收来自其它物理装置、汽车、建筑物及/或事物的其它信息。
技术实现思路
本专利技术的实施例提供一种锁相环路，其特征在于，包括：时间数字转换器，配置成测量第一信号的相位与第二信号的相位之间的相位误差差值；校准电路，被配置成：估算所述时间数字转换器的分辨率，及将所述时间数字转换器的所述估算分辨率与目标分辨率进行比较；倍压器电路，被配置成：当所述时间数字转换器的所述估算分辨率小于所述目标分辨率时，根据切换时钟信号来对一或多个可切换电容器进行充电或放电以提供电源电压，及当所述时间数字转换器的所述估算分辨率大于或等于所述目标分辨率时，跳过所述切换时钟信号的一或多个周期以减小所述电源电压，其中所述时间数字转换器被进一步配置成接收来自所述电源电压的可操作电力；以及数字振荡器，配置成响应于所述相位误差差值而提供所述第二信号。附图说明根据结合附图阅读的以下详细描述最好地理解本公开的实施例的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述的清楚起见，可任意增大或减小各种特征的尺寸。图1说明根据本公开的示范性实施例的全数字锁相环路(all-digitalphaselockedloop，ADPLL)的框图。图2进一步说明根据本公开的示范性实施例的ADPLL的框图。图3说明可实施于根据本公开的示范性实施例的ADPLL内的第一示范性倍压器电路的框图。图4说明可实施于根据本公开的示范性实施例的ADPLL内的第二示范性倍压器电路的框图。图5说明根据本公开的示范性实施例的ADPLL的示范性操作的流程图。附图标号说明100、200：全数字锁相环路102、110：模拟电路104、114：数字电路106、300、400：倍压器电路108：数字振荡器112：时间数字转换器150：参考输入信号152、250：输出信号154：模拟输入电源电压156：数字输入电源电压204：模拟放大器206：数字环路滤波器208：数字除法电路210：校准电路252：精细数字调谐信号254：粗略数字调谐信号256：数字相位误差258：时钟信号260：电压控制信号302：控制逻辑电路304：振荡器电路306、404.1、404.k：可切换电容电路350：振荡器电路控制信号352：切换时钟信号354：第一逻辑电平356：第二逻辑电平358：时钟跳过周期402：多相振荡器电路452.1、452.2、452.k、452.1(+)、452.k(+)、452.1(-)、452.k(-)：相位500：操作流程502、504、506、508、510：操作具体实施方式以下公开提供用于实施所提供标的的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开的实施例。当然，这些只是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。另外，本公开的实施例可在各种实例中重复参考标号和/或字母。此重复本身并不指示所论述的各种实施例和/或配置之间的关系。概要全数字锁相环路(ADPLL)接收用于操作所述ADPLL内的模拟电路运行的模拟输入电源电压。本公开的实施例的ADPLL将此模拟输入电源电压按比例调整来提供用于操作ADPLL内的数字电路的数字输入电源电压。模拟电路包含时间数字转换器(time-to-digitalconverter，TDC)以测量ADPLL内的相位误差。TDC的特征为TDC的分辨率依赖(至少部分)于数字输入电源电压的。在一些情况下，ADPLL内的工艺、电压及/或温度(process,voltage,and/ortemperature；PVT)变化可使得数字输入电源电压波动，其转而可引起TDC的分辨率的波动。TDC的分辨率的这些波动可使得ADPLL的带内相位噪声因PVT变化而变化。数字电路调节数字输入电源电压以稳定在PVT变化时的TDC的分辨率。TDC的分辨率的此稳定可使得ADPLL保持在PVT变化时的固定带内相位噪声。示范性全数字锁相环路(ADPLL)图1说明根据本公开的示范性实施例的全数字锁相环路(ADPLL)的框图。全数字锁相环路(ADPLL)100表示闭环反馈控制系统，所述闭合环反馈控制系统用于提供与参考输入信号150成比例的输出信号152。虽然本公开的实施例关于ADPLL描述，但是相关领域的技术人员将认识到本文中的教示适用于其它类型的PLL，举例而言，例如模拟或线性PLL(analogorlinearPLL；APLL)或数字PLL(digitalPLL；DPLL)，而不脱离本公开的实施例的精神和范围。如图1中所示，ADPLL100利用模拟电路102与数字电路104的组合来使得输出信号152的频率fOUT和/或相位φOUT与参考输入信号150的频率fREF和/或相位φREF成比例。一般来说，模拟电路102运行于ADPLL100内的时变信号。模拟电路102，举例而言，可包含一或多个电阻器、一或多个电容器、一或多个电感器、一或多个二极管及/或一或多个晶体管。在图1中所示的示范性实施例中，模拟电路102包含数字振荡器108以提供输出信号152及另一模拟电路110，所述输出信号与参考输入信号150成比例。另一模拟电路110可包含一或多个模拟电路(举例而言，例如模拟缓冲放大器)来辅助数字振荡器108以提供输出信号152。在图1中所示的示范性实施例中，模拟电路102接收模拟输入电源电压154，所述模拟输入电源电压需要用于运行于ADPLL100内的时变信号。数字电路104运行于表示ADPLL100内的逻辑及/或数值的分散信号。数字电路104可包含一或多个逻辑栅以提供一或多个布尔逻辑功能(Booleanlogicfunctions)，举例而言，例如AND、OR本文档来自技高网...

【技术保护点】
1.一种锁相环路，其特征在于，包括：时间数字转换器，配置成测量第一信号的相位与第二信号的相位之间的相位误差差值；校准电路，被配置成：估算所述时间数字转换器的分辨率，及将所述时间数字转换器的所述估算分辨率与目标分辨率进行比较；倍压器电路，被配置成：当所述时间数字转换器的所述估算分辨率小于所述目标分辨率时，根据切换时钟信号来对一或多个可切换电容器进行充电或放电以提供电源电压，及当所述时间数字转换器的所述估算分辨率大于或等于所述目标分辨率时，跳过所述切换时钟信号的一或多个周期以减小所述电源电压，其中所述时间数字转换器被进一步配置成接收来自所述电源电压的可操作电力；以及数字振荡器，配置成响应于所述相位误差差值而提供所述第二信号。

【技术特征摘要】
2017.06.02 US 62/514,402;2018.04.27 US 15/965,1101.一种锁相环路，其特征在于，包括：时间数字转换器，配置成测量第一信号的相位与第二信号的相位之间的相位误差差值；校准电路，被配置成：估算所述时间数字转换器的分辨率，及将所述时间数字转换器的所述估算分辨率与目标分辨率进...

【专利技术属性】
技术研发人员：郭丰维，周淳朴，陈焕能，卓联洲，罗伯伯根史塔斯魏奇，赛德奈塞波尔穆瑟维安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71