一种像素结构制造技术

本实用新型专利技术提供了一种像素结构，包括共用数据线、第一薄膜晶体管、第二薄膜晶体管、第一补偿层和第二补偿层；第一像素单元的漏极靠近第一补偿层一端的设计端线与第一补偿层的设计端线交接；第二像素单元的漏极靠近第二补偿层一端的设计端线与第二补偿层的设计端线交接；第一薄膜晶体管的漏极靠近第一补偿层一端的线宽等于其靠近第一薄膜晶体管的栅极的一端的线宽的两倍，第二薄膜晶体管的漏极靠近第二补偿层一端的线宽等于其靠近第二薄膜晶体管的栅极的一端的线宽的两倍。本实用新型专利技术提供的像素结构在不出现制作偏差的情况下，寄生电容最小化，在出现制作偏差的情况下，保证了共用数据线的左右两侧的寄生电容的相等，有效保证了显示效果。

【技术实现步骤摘要】
一种像素结构
本技术涉及了显示
，特别是涉及了一种像素结构。
技术介绍
在像素结构中的薄膜晶体管中，栅极与漏极之间会形成寄生电容，影响像素电压的跳变，是影响显示质量的重要因素，其中寄生电容的大小与薄膜晶体管中栅极与漏极的重叠面积成正相关。现有采用共用数据线结构的像素结构，即是由同一条数据线分别在左右两侧各连接薄膜晶体管，这样能够减少数据线数量，降低驱动成本，但是由于薄膜晶体管的栅极和漏极布置在不同层中，需要在不同的制程中依次制作，这样就使得栅极与漏极的重叠面积不可精确控制，再出现偏差时，一侧的薄膜晶体管的寄生电容增加而另一侧的薄膜晶体管的寄生电容减少，从而使得分别布置于共用数据线两侧的薄膜晶体管的栅极与漏极形成的寄生电容不相等，进而造成显示异常。
技术实现思路
本技术所要解决的技术问题是能够有效解决现有采用共用数据线的像素结构中，由于制作误差导致共用数据线左右两侧的薄膜晶体管的栅极与漏极形成的寄生电容不相等，引起显示异常的问题。为解决上述技术问题，本技术提供了一种像素结构，包括共用数据线、分别设于所述共用数据线两侧的第一薄膜晶体管和第二薄膜晶体管、与所述第一薄膜晶体管的栅极电性连接的第一补偿层和与所述第二薄膜晶体管的栅极电性连接的第二补偿层；所述第一像素单元的漏极靠近所述第一补偿层一端的设计端线与所述第一补偿层的设计端线交接；所述第二像素单元的漏极靠近所述第二补偿层一端的设计端线与所述第二补偿层的设计端线交接；所述第一薄膜晶体管的漏极靠近所述第一补偿层一端的线宽等于其靠近第一薄膜晶体管的栅极的一端的线宽的两倍，所述第二薄膜晶体管的漏极靠近所述第二补偿层一端的线宽等于其靠近第二薄膜晶体管的栅极的一端的线宽的两倍。作为本技术的一种优选方案，还包括与所述共用数据线交叉布置的第一栅极线和第二栅极线；所述第一薄膜晶体管的栅极连接至所述第一栅极线，所述第二薄膜晶体管的栅极连接至所述第二栅极线。作为本技术的一种优选方案，所述第一补偿层的材质与所述栅极线的材质一致且位于同层。作为本技术的一种优选方案，所述第二补偿层的材质与所述栅极线的材质一致且位于同层。作为本技术的一种优选方案，所述第一薄膜晶体管的源极与所述共用数据线电性连接，所述第二薄膜晶体管的源极与所述共用数据线电性连接。作为本技术的一种优选方案，还包括与所述第一薄膜晶体管电性连接的第一像素电极和与所述第二薄膜警惕管电性连接的第二像素电极。本技术具有如下技术效果：本技术提供的一种像素结构由于分别在共用数据线的两侧形成第一补偿层和第二补偿层，并使得所述第一像素单元的漏极靠近所述第一补偿层一端的设计端线与所述第一补偿层的设计端线交接；所述第二像素单元的漏极靠近所述第二补偿层一端的设计端线与所述第二补偿层的设计端线交接；这样，在不出现制作偏差的情况下，像素结构中两侧的寄生电容均为栅极与漏极组成的电容且相等，使得寄生电容能够达到最小化。而在出现制作偏差的情况下，依然保证了共用数据线的左右两侧的寄生电容的相等，有效保证了显示效果。附图说明图1为本技术提供的一种像素结构的结构示意图；图2为本技术提供的一种像素结构出现制作误差时的结构示意图。具体实施方式为使本技术的目的，技术方案和优点更加清楚，下面结合附图对本技术实施方式作进一步详细说明。显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于所描述的本技术的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。除非另外定义，本技术使用的技术术语或者科学术语应当为本技术所属领域内具有一般技能的人士所理解的通常意义。本技术中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。在本技术的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。如图1所示，其表示了本技术提供的一种像素结构。该像素结构包括共用数据线1、分别设于所述共用数据线1两侧的第一薄膜晶体管2和第二薄膜晶体管3、与所述第一薄膜晶体管的栅极21电性连接的第一补偿层4和与所述第二薄膜晶体管的栅极31电性连接的第二补偿层5；所述第一薄膜晶体管的漏极22靠近所述第一补偿层4一端的设计端线与所述第一补偿层4的设计端线交接；所述第二薄膜晶体管的漏极32靠近所述第二补偿层5一端的设计端线与所述第二补偿层5的设计端线交接；所述第一薄膜晶体管的漏极22靠近所述第一补偿层4一端的线宽等于其靠近第一薄膜晶体管的栅极的一端的线宽的两倍，所述第二薄膜晶体管的漏极32靠近所述第二补偿层5一端的线宽等于其靠近第二薄膜晶体管的栅极的一端的线宽的两倍。这样，由于分别在共用数据线1的两侧形成第一补偿层4和第二补偿层5，并使得所述第一薄膜晶体管的漏极22靠近所述第一补偿层4一端的设计端线与所述第一补偿层4的设计端线交接；所述第二薄膜晶体管的漏极32靠近所述第二补偿层5一端的设计端线与所述第二补偿层5的设计端线交接；这样，在不出现制作误差的情况下，由于所述第一薄膜晶体管的漏极22靠近所述第一补偿层4一端的设计端线与所述第一补偿层4的设计端线交接，即不存在重叠面积，从而不会形成补偿电容，同样地，所述第二薄膜晶体管的漏极32靠近所述第二补偿层5一端的设计端线与所述第二补偿层5的设计端线交接，也不存在重叠面积，不会形成补偿电容；此时，像素结构中两侧的寄生电容为第一薄膜晶体管的栅极21与漏极22组成的电容Cgs1和第二薄膜晶体管的栅极31与漏极32组成的电容Cgs2且Cgs1=Cgs2，使得寄生电容能够达到最小化，有效保证了显示质量。而在出现制作偏差的情况下，具体地，如图2所示，第一薄膜晶体管2位于共用数据线1的左侧，第二薄膜晶体管3位于共用数据线1的右侧。当在制作完成第一薄膜晶体管的漏极22和第二薄膜晶体管的漏极32时，出现漏极层整体往右侧偏移的误差，由于第一薄膜晶体管中的栅极21和第一薄膜晶体管的漏极22重叠面积增大，此时第一薄膜晶体管的栅极21与第一薄膜晶体管的漏极22之间形成的第一寄生电容增加a，第二薄膜晶体管的栅极31与第二薄膜晶体管的漏极32之间形成的第二寄生电容减少a，此时所述第一薄膜晶体管的漏极22与第一补偿层4之间远离不会形成补偿电容，而所述第二薄膜晶体管的漏极32靠近所述第二补偿层5一端的线宽等于其靠近第二薄膜晶体管的栅极的一端的线宽的两倍，则第二薄膜晶体管的漏极32与所述第二补偿层5会形成2a的补充电容，从而在共用数据线1的左侧形成的第一寄生电容为Cgs1+a，在共用数据线1的右侧形成的第二寄生电容为Cgs2-a+2a，此时Cgs1+a=Cgs2-a+2a=Cgs2+a，依然保证了共用数据线1的左右两侧的寄生电容的相等，有效保证了显示效果，同样地，当出现漏极层整体往左侧本文档来自技高网...

【技术保护点】
1.一种像素结构，其特征在于，包括共用数据线、分别设于所述共用数据线两侧的第一薄膜晶体管和第二薄膜晶体管、与所述第一薄膜晶体管的栅极电性连接的第一补偿层和与所述第二薄膜晶体管的栅极电性连接的第二补偿层；所述第一薄膜晶体管的漏极靠近所述第一补偿层一端的设计端线与所述第一补偿层的设计端线交接；所述第二薄膜晶体管的漏极靠近所述第二补偿层一端的设计端线与所述第二补偿层的设计端线交接；所述第一薄膜晶体管的漏极靠近所述第一补偿层一端的线宽等于其靠近第一薄膜晶体管的栅极的一端的线宽的两倍，所述第二薄膜晶体管的漏极靠近所述第二补偿层一端的线宽等于其靠近第二薄膜晶体管的栅极的一端的线宽的两倍。

【技术特征摘要】
1.一种像素结构，其特征在于，包括共用数据线、分别设于所述共用数据线两侧的第一薄膜晶体管和第二薄膜晶体管、与所述第一薄膜晶体管的栅极电性连接的第一补偿层和与所述第二薄膜晶体管的栅极电性连接的第二补偿层；所述第一薄膜晶体管的漏极靠近所述第一补偿层一端的设计端线与所述第一补偿层的设计端线交接；所述第二薄膜晶体管的漏极靠近所述第二补偿层一端的设计端线与所述第二补偿层的设计端线交接；所述第一薄膜晶体管的漏极靠近所述第一补偿层一端的线宽等于其靠近第一薄膜晶体管的栅极的一端的线宽的两倍，所述第二薄膜晶体管的漏极靠近所述第二补偿层一端的线宽等于其靠近第二薄膜晶体管的栅极的一端的线宽的两倍。2.根据权利要求1所述的像素结构，其特征在于，还...

【专利技术属性】
技术研发人员：于靖，庄崇营，李林，
申请(专利权)人：信利半导体有限公司，
类型：新型
国别省市：广东,44