一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层；形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，保留所述伪栅极材料层位于所述输入输出区内的部分；去除所述图案化的掩膜层。

Semiconductor device and manufacturing method and electronic device thereof

The invention provides a semiconductor device and a manufacturing method and an electronic device. The method includes: providing a semiconductor substrate, which comprises a core area and an input and output area. A first fin is arranged on the semiconductor substrate in the core area and a semiconductor substrate in the input and output area. A second fin is provided; a first thickness gate dielectric layer is formed on the exposed surface of the first fin and the second fin; a pseudo-grid material layer spanning the first fin and the second fin is formed; and a patterned mask layer is formed to cover the pseudo-grid material layer in the input and output region. The patterned mask layer is a mask, which etches and removes the pseudo-gate material layer in the core area, retains the part of the pseudo-gate material layer located in the input and output area, and removes the patterned mask layer.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。对于后高k工艺，通常先形成栅极介电层，再在栅极介电层上形成伪栅极材料层多晶硅，再形成源漏极等之后，再通常将伪栅极材料层多晶硅全部去除，以露出形成在核心区和输入输出区内的全部栅极介电层，而由于在核心区和输入输出区对于栅极介电层的要求不同，因此需要将核心区的栅极介电层(例如氧化物)去除，而保留输入输出区的栅极介电层，常规做法是先在输入输出区内的栅极介电层上形成图案化的光刻胶层，以阻挡对输入输出区的栅极介电层的蚀刻，暴露核心区器件，再利用刻蚀工艺去除核心区内的厚的栅极介电层(例如栅极氧化层)，然后将光刻胶去除，再在核心区热氧化形成栅极介电层。但是在光刻胶去除过程中，如果使用灰化的方法和/或湿法去除的方法去除光刻胶层，则灰化的方法将会对IO区预定保留的栅极介电层造成等离子损伤，而如果使用湿法方法去除光刻胶，通常使用SPM溶液，SPM溶液很容易导致栅极介电层上的氮氧化物的过蚀刻，导致栅极介电层的大量损失，使的IO区的栅极介电层厚度的均一性难以控制，进而对器件的可靠性和栅极漏电流造成负面影响。因此，为了解决上述技术问题，本专利技术提供一种半导体器件的制造方法。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层；形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，保留所述伪栅极材料层位于所述输入输出区内的部分；去除所述图案化的掩膜层。进一步，在形成所述栅极介电层之后形成所述伪栅极材料层之前，还包括以下步骤：在所述输入输出区内的所述栅极介电层以及所述半导体衬底上形成阻挡层。进一步，在去除所述图案化的掩膜层之后，还包括以下步骤：去除所述输入输出区内的所述伪栅极材料层，以形成栅极沟槽，所述栅极沟槽露出所述第一鳍片以及部分所述第二鳍片；去除所述核心区内剩余的所述栅极介电层；在所述核心区露出的所述第一鳍片的表面形成界面层。进一步，在形成所述伪栅极材料之前，形成所述栅极介电层之后，还包括以下步骤：形成所述阻挡层，以覆盖所述半导体衬底以及所述栅极介电层；在去除所述核心区内的所述伪栅极材料层之后，去除所述掩膜层之前，去除所述核心区内的所述阻挡层，并减薄所述核心区内的所述栅极介电层的厚度至第二厚度。进一步，在形成所述栅极介电层之前，还包括以下步骤：在所述半导体衬底的表面上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片以及所述第二鳍片的顶面。进一步，在形成所述隔离结构之前，还包括在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片的表面上形成衬垫层的步骤。进一步，形成所述伪栅极材料层的方法包括以下步骤：沉积形成所述伪栅极材料层，以覆盖所述半导体衬底、所述第一鳍片和所述第二鳍片；在所述伪栅极材料层上形成硬掩膜层；图案化所述硬掩膜层，并以图案化的所述硬掩膜层为掩膜蚀刻所述伪栅极材料层，以形成横跨所述第一鳍片和所述第二鳍片的所述伪栅极材料层；去除所述硬掩膜层；在所述伪栅极材料层外侧的所述半导体衬底上形成层间介电层，所述层间介电层与所述伪栅极材料层的顶面齐平。进一步，在去除所述图案化的掩膜层之后，去除所述核心区内的伪栅极材料层之前，还包括以下步骤：减薄所述核心区内的所述栅极介电层的厚度至第三厚度。进一步，所述界面层的厚度小于所述第一厚度。进一步，所述第一厚度的范围为20埃～40埃；所述第二厚度的范围为10埃～20埃；所述第三厚度的范围为5埃～15埃。进一步，使用原位水蒸气氧化方法形成所述栅极介电层，和/或，使用化学氧化的方法形成所述界面层。进一步，使用去耦合等离子掺氮技术对所述栅极介电层的表面进行处理，并在氮化后进行退火处理，以形成所述阻挡层。进一步，使用湿法刻蚀减薄所述核心区内的所述栅极介电层的厚度至第三厚度，其中，所述湿法刻蚀的刻蚀剂包括NH4OH。进一步，形成所述界面层之后，还包括在所述栅极沟槽的底部和侧壁上形成高k介电层的步骤。进一步，使用干法刻蚀或者湿法刻蚀或者它们的组合去除所述图案化的掩膜层。本专利技术再一方面提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；在所述输入输出区内的所述第二鳍片的表面上形成有栅极介电层；在所述输入输出区内的所述栅极介电层表面上以及所述输入输出区的所述半导体衬底的表面上形成有阻挡层。进一步，还包括：在所述第一鳍片的表面上形成有界面层。进一步，所述界面层的厚度小于所述栅极介电层的厚度。进一步，在所述半导体衬底上形成有横跨所述输入输出区和所述核心区的栅极沟槽，所述界面层和所述阻挡层均设置在所述栅极沟槽内，在栅极沟槽内的所述界面层和所述阻挡层上还设置有高k介电层。进一步，在所述半导体衬底的表面上形成有隔离结构，所述隔离结构的顶面低于所述第一鳍片以及所述第二鳍片的顶面，所述栅极介电层形成在从所述隔离结构中露出的所述第二鳍片的表面上。本专利技术再一方面提供一种电子装置，所述电子装置前述的半导体器件。本专利技术的制造方法，先形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；再以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，保留所述伪栅极材料位于所述输入输出区内的部分；最后去除所述图案化的掩膜层。因此，在掩膜层去除的过程中，在输入输出区内的伪栅极材料层覆盖栅极介电层，对栅极介电层起到保护作用，使得栅极介电层免于受到掩膜层去除过程中的等离子损伤和/或湿法去除过程中受到过蚀刻损失，因此，提高了器件的可靠性，并使得输入输出区内的栅极介电层的厚度均匀性更好。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层；形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，保留所述伪栅极材料层位于所述输入输出区内的部分；去除所述图案化的掩膜层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括核心区和输入输出区，在所述核心区的所述半导体衬底上设置有第一鳍片，在所述输入输出区的所述半导体衬底上设置有第二鳍片；在所述第一鳍片和所述第二鳍片露出的表面上形成第一厚度的栅极介电层；形成横跨所述第一鳍片和所述第二鳍片的伪栅极材料层；形成图案化的掩膜层，以覆盖所述输入输出区内的所述伪栅极材料层；以所述图案化的掩膜层为掩膜，蚀刻去除所述核心区内的所述伪栅极材料层，保留所述伪栅极材料层位于所述输入输出区内的部分；去除所述图案化的掩膜层。2.如权利要求1所述的制造方法，其特征在于，在形成所述栅极介电层之后形成所述伪栅极材料层之前，还包括以下步骤：在所述输入输出区内的所述栅极介电层以及所述半导体衬底上形成阻挡层。3.如权利要求1或2所述的制造方法，其特征在于，在去除所述图案化的掩膜层之后，还包括以下步骤：去除所述输入输出区内的所述伪栅极材料层，以形成栅极沟槽，所述栅极沟槽露出所述第一鳍片以及部分所述第二鳍片；去除所述核心区内剩余的所述栅极介电层；在所述核心区露出的所述第一鳍片的表面形成界面层。4.如权利要求2所述的制造方法，其特征在于，在形成所述伪栅极材料之前，形成所述栅极介电层之后，还包括以下步骤：形成所述阻挡层，以覆盖所述半导体衬底以及所述栅极介电层；在去除所述核心区内的所述伪栅极材料层之后，去除所述掩膜层之前，去除所述核心区内的所述阻挡层，并减薄所述核心区内的所述栅极介电层的厚度至第二厚度。5.如权利要求1所述的制造方法，其特征在于，在形成所述栅极介电层之前，还包括以下步骤：在所述半导体衬底的表面上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片以及所述第二鳍片的顶面。6.如权利要求5所述的制造方法，其特征在于，在形成所述隔离结构之前，还包括在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片的表面上形成衬垫层的步骤。7.如权利要求1所述的制造方法，其特征在于，形成所述伪栅极材料层的方法包括以下步骤：沉积形成所述伪栅极材料层，以覆盖所述半导体衬底、所述第一鳍片和所述第二鳍片；在所述伪栅极材料层上形成硬掩膜层；图案化所述硬掩膜层，并以图案化的所述硬掩膜层为掩膜蚀刻所述伪栅极材料层，以形成横跨所述第一鳍片和所述第二鳍片的所述伪栅极材料层；去除所述硬掩膜层；在所述伪栅极材料层外侧的所述半导体衬底上形成层间介电层，所述层间介电层与所述伪栅极材料层的顶面齐平。8.如权利要求...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11