非易失性存储器件制造技术

非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。

【技术实现步骤摘要】
非易失性存储器件相关申请的交叉引用本申请要求2017年4月11日在韩国知识产权局递交的韩国专利申请10-2017-0046937的权益，通过引用将其公开合并在此作为参考。
本公开涉及一种非易失性存储器件，更具体地涉及一种包括三维(3D)存储单元阵列在内的竖直非易失性存储器件。
技术介绍
存储器件可用于存储数据，并可以分类成易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例的闪存器件可以应用于便携式电话、数码相机、个人数字助理(PDA)、可移动计算机设备、固定计算机设备和其他设备。竖直非易失性存储器件可以包括3D存储单元阵列和外围电路。在这一方面，在外围电路中包括的晶体管在形成3D存储单元阵列的过程中可能经受模应力。
技术实现思路
根据本公开的一个方面，提出了一种非易失性存储器件，包括：存储单元阵列区域，其中多个存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置了第一页缓冲器和第二页缓冲器。所述存储单元阵列区域和所述第一页缓冲器之间的第一距离短于所述存储单元阵列区域和所述第二页缓冲器之间的第二距离。所述第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。所述第二页缓冲器包括响应于与所述第一控制信号相对应的第二控制信号驱动的第二晶体管。对第一晶体管和第二晶体管的设计约束和工艺约束中的至少一项是不同的。根据本公开的另一个方面，提出了一种非易失性存储器件，包括：存储单元阵列区域，其中多个存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置第一页缓冲器和第二页缓冲器。所述存储单元阵列区域和所述第一页缓冲器之间的第一距离短于所述存储单元阵列区域和所述第二页缓冲器之间的第二距离。所述第一页缓冲器包括响应于第一控制信号而驱动并具有第一尺寸的第一晶体管。所述第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号而驱动的并且具有不同于第一尺寸的第二尺寸的第二晶体管。根据本公开的另一个方面，提出了一种非易失性存储器件的制造方法，所述制造方法包括：形成存储单元阵列，其中存储单元竖直地堆叠在衬底上；形成包括具有第一张应力的第一晶体管在内的第一页缓冲器；以及形成包括具有第二张应力的第二晶体管在内的第二页缓冲器。用于形成第一晶体管的制造约束的第一值不同于用于形成第二晶体管的相同制造约束的第二值。选择制造约束的第一值和第二值以减小由于第一晶体管的第一张应力和第二晶体管的第二张应力的差异而在第一晶体管和第二晶体管之间存在的阈值电压差。附图说明从以下结合附图的详细描述中将更清楚地理解本公开的实施例，其中：图1是根据实施例的非易失性存储器件的框图；图2是在图1的存储单元阵列中包括的存储块的示例的等效电路图；图3是图2的存储块的透视图；图4详细示出了根据实施例的存储单元阵列和页缓冲器单元；图5A是示出根据实施例的页缓冲器的示例的电路图；图5B是示出施加到图5A的页缓冲器的控制信号的时序图；图6是根据实施例的非易失性存储器件的布局；图7是示出在图6的页缓冲区域中布置的第一页缓冲器和第二页缓冲器的示意性顶视图；图8是根据实施例的页缓冲器区域的示例的布局；图9A示出了在图8中的不同Y点处布置的页缓冲器中包括的晶体管的阈值电压分布；图9B示出了在图8中的不同X点处布置的页缓冲器中包括的晶体管的阈值电压分布；图10是示出根据实施例的非易失性存储器件的截面图；图11示出了根据实施例的相对于页缓冲器位置的晶体管的阈值电压改进；图12是根据实施例详细地示出页缓冲器单元的电路图；图13是根据实施例的页缓冲器区域的示例的布局；图14A示出了根据比较示例的页缓冲器区域；图14B示出了根据实施例的页缓冲器区域；图15A至图15D示出了根据实施例的在非易失性存储器件的制造过程中使用的离子注入掩模；图16是示出根据实施例的存储器件的框图；以及图17是示出包括根据实施例的存储器件的SSD系统的框图。具体实施方式图1是根据实施例的非易失性存储器件100的框图。参考图1，非易失性存储器件100可以包括存储单元阵列110、页缓冲器单元120、行解码器130、控制逻辑140和电压发生器150。尽管未示出，存储器件100还可以包括：数据输入/输出电路或输入/输出接口。存储单元阵列110可以经由位线BL耦接到页缓冲器单元120，并且可以经由字线WL、串选择线SSL和接地选择线GSL耦接到行解码器130。存储单元阵列110可以包括多个NAND串。每个NAND串可以包括多个存储单元。例如，存储单元可以是闪存单元。在下文中，将通过描述存储单元是NAND闪存单元的情况来详细描述本公开的实施例。然而，本公开不限于此。存储单元可以是诸如电阻RAM(ReRAM)、相变RAM(PRAM)或磁RAM(MRAM)的电阻存储单元。每个存储单元可以存储一个或多个位。具体地，每个存储单元可以是单电平单元(SLC)、多电平单元(MLC)或三电平单元(TLC)。在实施例中，在存储单元阵列110中包括的多个存储块BLK1至BLKz中的一些存储块可以是SLC块，而其它存储块可以是MLC块或TLC块。存储单元阵列110可以包括三维(3D)存储单元阵列。每个NAND串可以包括每个连接到衬底上竖直堆叠的字线的存储单元。3D存储单元阵列可以单片地形成在具有在硅衬底上设置的有源区域和与存储单元的操作相关联的电路的存储单元阵列的一个或多个物理层中，其中这种相关联的电路可以在硅衬底之上或之内。术语“单片”意味着3D存储单元阵列的每个级别的层直接沉积在3D存储单元阵列的每个下层级别的层上。在实施例中，3D存储单元阵列可以包括NAND串，其中至少一个存储单元沿竖直方向位于另一个存储单元上。至少一个存储单元可以包括电荷俘获层。通过引用将其全部内容并入的以下专利文献公开了用于3D存储器阵列的合适结构，其中3D存储器阵列被配置在多个级别处，其中字线和/或位线在级别之间共享：美国专利号7,679,13、8553466、8654587、8559235和美国专利公布号2011/0233648。控制逻辑140可以基于从存储器控制器接收的命令CMD、地址ADDR和控制信号CTRL来输出用于将数据DATA写入存储单元阵列110或从存储单元阵列110读取数据DATA的各种控制信号。因此，控制逻辑140通常可以控制存储器件100的各种内部操作。具体地，控制逻辑140可以向电压发生器150提供电压控制信号CTRL_vol，向行解码器130提供行地址X-ADDR，并向页缓冲器单元120提供列地址Y-ADDR。然而本公开不限于此，并且控制逻辑140还可以向电压发生器150、行解码器130和页缓冲器单元120提供控制信号。电压发生器150可以基于电压控制信号CTRL_vol，产生用于对存储单元阵列110执行编程操作、读取操作和擦除操作的各种电压。具体地，电压发生器150可以产生字线电压VWL，例如编程电压、读取电压、通过电压、擦除验证电压或程序验证电压。此外，电压发生器150还可以基于电压控制信号CTRL_vol产生串选择线电压和接地选择线电压。此外，电压发生器150还可以产生要提供给存储单元阵列110的擦除电压。响应于行地址X-ADDR，行解码器130可以选择存储块BLK1至BLKz之一，选择所选存储块的字线WL之一，并且选择多个串本文档来自技高网...

【技术保护点】
1.一种非易失性存储器件，包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置了第一页缓冲器和第二页缓冲器，并且所述存储单元阵列区域和所述第一页缓冲器之间的第一距离小于所述存储单元阵列区域和所述第二页缓冲器之间的第二距离，其中：所述第一页缓冲器包括响应于第一控制信号驱动的第一晶体管，所述第二页缓冲器包括响应于与所述第一控制信号相对应的第二控制信号驱动的第二晶体管；以及对第一晶体管和第二晶体管的设计约束和工艺约束中的至少一项是不同的。

【技术特征摘要】
2017.04.11 KR 10-2017-00469371.一种非易失性存储器件，包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置了第一页缓冲器和第二页缓冲器，并且所述存储单元阵列区域和所述第一页缓冲器之间的第一距离小于所述存储单元阵列区域和所述第二页缓冲器之间的第二距离，其中：所述第一页缓冲器包括响应于第一控制信号驱动的第一晶体管，所述第二页缓冲器包括响应于与所述第一控制信号相对应的第二控制信号驱动的第二晶体管；以及对第一晶体管和第二晶体管的设计约束和工艺约束中的至少一项是不同的。2.根据权利要求1所述的非易失性存储器件，其中所述第一晶体管和所述第二晶体管在对所述存储单元的读取和写入操作期间分别在所述第一页缓冲器和所述第二页缓冲器中执行相同的功能。3.根据权利要求1所述的非易失性存储器件，其中在激活所述第一页缓冲器和所述第二页缓冲器的时段中，所述第一控制信号的电压电平与所述第二控制信号的电压电平相同。4.根据权利要求1所述的非易失性存储器件，其中：所述设计约束包括晶体管尺寸，以及所述第一晶体管的第一尺寸不同于所述第二晶体管的第二尺寸。5.根据权利要求4所述的非易失性存储器件，其中：所述第一晶体管对应于第一n沟道金属氧化物半导体(NMOS)晶体管，以及所述第二晶体管对应于第二NMOS晶体管，以及所述第一NMOS晶体管的第一长度小于所述第二NMOS晶体管的第二长度，或者所述第一NMOS晶体管的第一宽度小于所述第二NMOS晶体管的第二宽度。6.根据权利要求4所述的非易失性存储器件，其中：所述第一晶体管对应于第一p沟道金属氧化物半导体(PMOS)晶体管，以及所述第二晶体管对应于第二PMOS晶体管，以及所述第一PMOS晶体管的第一长度大于所述第二PMOS晶体管的第二长度，或者所述第一PMOS晶体管的第一宽度大于所述第二PMOS晶体管的第二宽度。7.根据权利要求1所述的非易失性存储器件，其中所述第一控制信号和所述第二控制信号分别对应于用于对分别连接到所述第一页缓冲器和所述第二页缓冲器的第一位线和第二位线进行预充电的第一位线电压控制信号和第二位线电压控制信号。8.根据权利要求7所述的非易失性存储器件，其中：所述设计约束包括在布局中的放置，其中布置所述第一页缓冲器的第一区域包括与所述存储单元阵列区域相邻的第一接口和与所述第一接口相对的第二接口，以及所述第一晶体管布置成更靠近所述第一接口和所述第二接口中的第二接口。9.根据权利要求8所述的非易失性存储器件，其中：其中布置所述第二页缓冲器的第二区域包括与所述第一页缓冲器相邻的第三接口和与所述第三接口相对的第四接口，以及所述第二晶体管布置成更靠近所述第三接口和所述第四接口中的第三接口。10.根据权利要求1所述的非易失性存储器件，其中：所述工艺约束包括施加到用于形成晶体管的离子注入工艺的注入浓度，以及对所述第一晶体管的第一注入浓度大于对所述第二晶体管的第二注入浓度。11.一种非易失性存储器件，包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器区域，其中布置第一页缓冲器和第...

【专利技术属性】
技术研发人员：李宗勋，赵恩锡，郑羽杓，南尚完，宋仲镐，李在训，洪玧昊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR