移位寄存器单元及栅极驱动电路制造技术

本发明专利技术涉及显示技术领域，提出一种移位寄存器单元和栅极驱动电路。该移位寄存器单元包括：输入模块、第一输出模块、第一下拉模块、复位模块以及防漏电模块。输入模块连接上拉节点、控制信号端、输入信号端；第一输出模块连接上拉节点、第一输出端、第二时钟信号端；第一下拉模块连接第一输出端、第一信号端、第一时钟信号端；复位模块连接复位信号端、上拉节点、第一输出端；防漏电模块连接第二信号端、第一节点、所述上拉节点。本公开防漏电模块可以在移位寄存器的上拉阶段向第一节点输入高点平，从而避免了上拉节点上的电荷向第一节点泄露。

Shift register unit and gate drive circuit

The invention relates to the field of display technology, and proposes a shift register unit and a grid drive circuit. The shift register unit comprises an input module, a first output module, a first drop-down module, a reset module and an anti-leakage module. The input module is connected with the pull-up node, the control signal terminal and the input signal terminal; the first output module is connected with the pull-up node, the first output terminal and the second clock signal terminal; the first drop-down module is connected with the first output terminal, the first signal terminal and the first clock signal terminal; the reset module is connected with the reset signal terminal, the pull-up node and the first output. The leakage prevention module is connected with the second signal terminal, the first node and the upper pull node. The leak-proof module of the present disclosure can input the high point level to the first node in the pull-up phase of the shift register, thereby avoiding the charge leakage from the pull-up node to the first node.

【技术实现步骤摘要】
移位寄存器单元及栅极驱动电路
本专利技术涉及显示
，尤其涉及一种移位寄存器单元及栅极驱动电路。
技术介绍
显示
中，栅极驱动电路一般用于逐行向显示区的像素单元发送栅极驱动信号，从而实现像素单元逐行接收数据信号。栅极驱动电路一般包括多级连接的移位寄存器单元，每一个移位寄存器单元的输出端与一行像素单元连接，用于向像素单元发送上述栅极驱动信号。相关技术中，移位寄存器单元一般包括输入模块，输出模块，下拉单元、反向器以及复位模块。其中，复位模块和下拉模块一般都由晶体管组成，该晶体管一般连接于上拉节点和低电平端之间。然而，相关技术中，上述晶体管在长期偏压工作环境下容易发生阈值漂移。在移位寄存器上拉阶段，发生阈值漂移的晶体管可以会发生漏极和源极导通，从而导致上拉节点漏电。需要说明的是，在上述
技术介绍
部分专利技术的信息仅用于加强对本专利技术的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本专利技术的目的在于提供一种移位寄存器单元及栅极驱动电路。该移位寄存器单元通过防漏电模块避免了在上拉阶段，上拉节点漏电的技术问题。本专利技术的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本专利技术的实践而习得。根据本专利技术的一个方面，提供一种移位寄存器单元，该移位寄存器包括：输入模块、第一输出模块、第一下拉模块、复位模块以及防漏电模块。输入模块连接上拉节点、控制信号端、输入信号端，用于响应所述控制信号端的信号将所述输入信号端的信号传输到所述上拉节点；第一输出模块连接所述上拉节点、第一输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第一输出端；第一下拉模块连接所述第一输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第一输出端；复位模块连接复位信号端、上拉节点、第一输出端，第一节点，用于响应所述复位信号端的复位信号将所述第一信号的信号传输到所述第一节点，响应于所述复位信号端的复位信号将所述第一节点的信号传输到所述上拉节点，以及响应于所述复位信号端的复位信号将所述第一信号端的信号传输到所述第一输出端；防漏电模块连接第二信号端、第一节点、所述上拉节点，用于响应所述上拉节点的信号将所述第二信号端的信号传输到所述第一节点。本专利技术的一种示例性实施例中，所述移位寄存器单元还包括第二输出模块。第二输出模块连接所述上拉节点、第二输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第二输出端；本专利技术的一种示例性实施例中，所述移位寄存器单元还包括第二下拉模块。第二下拉模块连接所述第二输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第二输出端。本专利技术的一种示例性实施例中，所述移位寄存器单元还包括降噪模块。降噪模块连接所述上拉节点、第三时钟信号、所述第一信号端、所述第二输出端、所述第一时钟信号端以及所述第一节点，用于响应所述第三时钟信号端的信号将所述第一信号端的信号传输到所述第二输出端，响应所述第一时钟信号端的信号将所述第一信号端的信号传输至所述第一节点以及响应所述第三时钟信号端的信号将所述第一节点的信号传输至所述上拉节点。本专利技术的一种示例性实施例中，所述输入模块包括：第一晶体管和第二晶体管。第一晶体管的第一端与所述输入信号端连接，控制端与所述控制信号端连接；第二晶体管的第一端与所述第一晶体管的第二端连接，第二端与所述上拉节点连接，控制端与所述控制信号端连接。本专利技术的一种示例性实施例中，所述第一输出模块包括：第三晶体管和存储电容。第三晶体管的第一端与所述第二时钟信号端连接，第二端与所述第一输出端连接，控制端与所述上拉节点连接；存储电容的一端与所述上拉节点连接，另一端与所述第三晶体管的第二端连接；本专利技术的一种示例性实施例中，所述第二输出模块包括第四晶体管。第四晶体管的第一端与所述第二时钟信号端连接，第二端与所述第二输出端连接，控制端与所述上拉节点连接。本专利技术的一种示例性实施例中，所述第一下拉模块包括第五晶体管。第五晶体管的第一端与所述第一信号端连接，第二端与所述第一输出端连接，控制端与所述复位信号端连接；本专利技术的一种示例性实施例中，所述第二下拉单元包括第六晶体管。第六晶体管的第一端与所述第一信号端连接，第二端与所述第二输出端连接，控制端与所述第一时钟信号端连接。本专利技术的一种示例性实施例中，所述复位模块包括：第七晶体管、第八晶体管以及第十三晶体管。第七晶体管的第一端与所述第一信号端，第二端与所述第一输出端连接，控制端与所述复位信号端连接；第八晶体管的第一端与所述上拉节点连接，第二端与所述第一节点连接，控制端与所述复位信号端连接；第十三晶体管的控制端与所述复位信号端连接，第一端与所述第一信号端连接，第二端与所述第一节点连接。本专利技术的一种示例性实施例中，防漏电模块包括：第九晶体管。第九晶体管的第一端与所述第二信号端连接，第二端与所述第一节点连接，控制端与所述上拉节点连接。本专利技术的一种示例性实施例中，降噪模块包括：第十晶体管、第十一晶体管和第十二晶体管。第十晶体管的第一端与所述第一信号端连接，第二端与所述第一节点连接，控制端与所述第一时钟信号端连接；第十一晶体管的第一端与所述第一信号端连接，第二端与所述第二输出端连接连接，控制端与所述第三时钟信号端连接；第十二晶体管的第一端与所述第一节点连接，第二端与所述上拉节点连接，控制端与所述第三时钟信号端连接。本专利技术还提供一种栅极驱动电路，该栅极驱动电路包括：n级权利要求1-9任一项所述的移位寄存器单元、第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线以及第五时钟信号线。第一时钟信号线与所述奇数级的所述移位寄存器单元的第一时钟信号端连接，且与偶数级的所述移位寄存器单元的第二时钟信号端连接；第二时钟信号线与所述奇数级的所述移位寄存器单元的第二时钟信号端连接，且与偶数级的所述移位寄存器单元的第一时钟信号端连接；第三时钟信号线与所述第1+6m、第2+6m级所述移位寄存器的第三时钟信号端连接；第四时钟信号线与所述第3+6m、第4+6m级所述移位寄存器的第三时钟信号端连接；第五时钟信号线与所述第5+6m、第6+6m级所述移位寄存器的第三时钟信号端连接；其中，n为大于等于1的正整数，m为大于0的正整数。本专利技术提供一种移位寄存器单元和栅极驱动电路，该移位寄存器单元包括：输入模块、第一输出模块、第一下拉模块、复位模块以及防漏电模块。输入模块连接上拉节点、控制信号端、输入信号端；第一输出模块连接上拉节点、第一输出端、第二时钟信号端；第一下拉模块连接第一输出端、第一信号端、第一时钟信号端；复位模块连接复位信号端、上拉节点、第一输出端；防漏电模块连接第二信号端、第一节点、所述上拉节点。一方面，本公开防漏电模块可以在移位寄存器的上拉阶段向第一节点输入高点平，从而避免了上拉节点上的电荷向第一节点泄露。另一方面，本公开提供的移位寄存器单元结构简单，便于集成于显示面板的内部或者外部。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括：输入模块，连接上拉节点、控制信号端、输入信号端，用于响应所述控制信号端的信号将所述输入信号端的信号传输到所述上拉节点；第一输出模块，连接所述上拉节点、第一输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第一输出端；第一下拉模块，连接所述第一输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第一输出端；复位模块，连接复位信号端、上拉节点、第一输出端，第一节点，用于响应所述复位信号端的复位信号将所述第一信号的信号传输到所述第一节点，响应于所述复位信号端的复位信号将所述第一节点的信号传输到所述上拉节点，以及响应于所述复位信号端的复位信号将所述第一信号端的信号传输到所述第一输出端；防漏电模块，连接第二信号端、所述第一节点、所述上拉节点，用于响应所述上拉节点的信号将所述第二信号端的信号传输到所述第一节点。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：输入模块，连接上拉节点、控制信号端、输入信号端，用于响应所述控制信号端的信号将所述输入信号端的信号传输到所述上拉节点；第一输出模块，连接所述上拉节点、第一输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第一输出端；第一下拉模块，连接所述第一输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第一输出端；复位模块，连接复位信号端、上拉节点、第一输出端，第一节点，用于响应所述复位信号端的复位信号将所述第一信号的信号传输到所述第一节点，响应于所述复位信号端的复位信号将所述第一节点的信号传输到所述上拉节点，以及响应于所述复位信号端的复位信号将所述第一信号端的信号传输到所述第一输出端；防漏电模块，连接第二信号端、所述第一节点、所述上拉节点，用于响应所述上拉节点的信号将所述第二信号端的信号传输到所述第一节点。2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：第二输出模块，连接所述上拉节点、第二输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第二输出端；第二下拉模块，连接所述第二输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第二输出端。3.根据权利要求2所述的移位寄存器单元，其特征在于，还包括：降噪模块，连接所述上拉节点、第三时钟信号、所述第一信号端、所述第二输出端、所述第一时钟信号端以及所述第一节点，用于响应所述第三时钟信号端的信号将所述第一信号端的信号传输到所述第二输出端，响应所述第一时钟信号端的信号将所述第一信号端的信号传输至所述第一节点以及响应所述第三时钟信号端的信号将所述第一节点的信号传输至所述上拉节点。4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第一晶体管，第一端与所述输入信号端连接，控制端与所述控制信号端连接；第二晶体管，第一端与所述第一晶体管的第二端连接，第二端与所述上拉节点连接，控制端与所述控制信号端连接。5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输出模块包括：第三晶体管，第一端与所述第二时钟信号端连接，第二端与所述第一输出端连接，控制端与所述上拉节点连接；存...

【专利技术属性】
技术研发人员：袁志东，李永谦，袁粲，李蒙，程雪连，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11