移位寄存器单元、驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括共用模块和输出模块；所述共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位；输出模块用于在所述上拉节点、放噪控制端和输出控制端的控制下，控制2M个栅极驱动信号输出端分别输出的栅极驱动信号；M为大于2的整数。本发明专利技术充电率高，并利于实现窄边框。

Shift register unit, driving method, grid driving circuit and display device

The invention provides a shift register unit, a driving method, a grid driving circuit and a display device. The shift register unit comprises a common module and an output module which control the potential of the pull-up node under the control of the input terminal, the reset terminal and the first clock signal input, and the output module for controlling 2M gate drive signals under the control of the pull-up node, the noise reduction control terminal and the output control terminal. The output signal of the gate is output, and the M is an integer greater than 2. The invention has high charging rate and is beneficial for realizing narrow frame.

【技术实现步骤摘要】
移位寄存器单元、驱动方法、栅极驱动电路和显示装置
本专利技术涉及显示驱动
，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
技术介绍
在现有的显示装置中，像素电路中的驱动晶体管为普通的仅具有一个栅极的薄膜晶体管，不能有效降低需要提供的高电压VGH的电压值，导致充电率低。并且现有的栅极驱动电路包括的移位寄存器单元的个数需要与显示面板上设置的像素电路的行数相同，不能通过一级移位寄存器单元为至少两行像素电路分别同相应的栅极驱动信号，因此需要采用晶体管的个数多，不利于实现窄边框。
技术实现思路
本专利技术的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中不能有效降低需要提供的高电压VGH的电压值，导致充电率低，并不利于实现窄边框的问题。为了达到上述目的，本专利技术提供了一种移位寄存器单元，包括共用模块和输出模块；所述共用模块分别与第一时钟信号输入端、第二时钟信号输入端、输入端、复位端、第一电压输入端、第二电压输入端和上拉节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位；所述输出模块分别与所述上拉节点、所述第一电压输入端、所述第二电压输入端、放噪控制端、输出控制端和2M个栅极驱动信号输出端连接，用于在所述上拉节点、所述放噪控制端和所述输出控制端的控制下，控制所述2M个栅极驱动信号输出端分别输出的栅极驱动信号；M为大于2的整数。实施时，所述共用模块包括上拉控制节点控制子模块和上拉节点控制子模块；所述上拉控制节点控制子模块分别与所述输入端、所述复位端、所述第一时钟信号输入端、所述第一电压输入端、第二电压输入端和上拉控制节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位；所述上拉节点控制子模块分别与所述上拉控制节点、所述上拉节点、所述第一时钟信号输入端、所述第二时钟信号输入端和所述第二电压输入端连接，用于在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位。实施时，M等于2；所述上拉控制节点控制子模块包括：第一上拉控制节点控制晶体管，栅极与所述输入端连接，第一极与所述第一电压输入端或所述输入端连接，第二极与所述上拉控制节点连接；第二上拉控制节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉控制节点连接；第三上拉控制节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉控制节点连接，第二极与所述第二电压输入端连接；以及，存储电容，第一端与所述上拉控制节点连接，第二端与所述上拉节点连接；所述上拉节点控制子模块包括：第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电压输入端连接。实施时，所述放噪控制端包括第三时钟信号输入端和第四时钟信号输入端，所述输出控制端包括第一时钟信号输入端；M等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；所述输出模块包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与第四时钟信号输入端连接；第二输出晶体管，栅极与所述上拉节点连接，第一极与第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；第一放噪晶体管，栅极与所述第四时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，第二放噪晶体管，栅极与所述第三时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。实施时，所述放噪控制端包括第一时钟信号输入端，所述输出控制端包括第一时钟信号输入端；M等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；所述输出模块包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；第二输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；第一放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，第二放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。本专利技术还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位；输出模块在所述上拉节点、放噪控制端和输出控制端的控制下，控制2M个栅极驱动信号输出端分别输出的栅极驱动信号；M为大于2的整数。实施时，所述共用模块包括上拉控制节点控制子模块和上拉节点控制子模块；所述共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位步骤包括：所述上拉控制节点控制子模块在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位；所述上拉节点控制子模块在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位。实施时，M等于2；所述上拉控制节点控制子模块在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位步骤包括：在输入阶段，上拉控制节点控制子模块在输入端的控制下，控制上拉控制节点与第一电压输入端或所述输入端连接，上拉控制节点控制子模块在第一时钟信号输入端的控制下，控制将输入端接入的输入信号写入上拉控制节点；在输出阶段，上拉控制节点控制子模块控制自举拉升所述上拉控制节点的电位；在复位阶段，上拉控制节点控制子模块在所述复位端和所述第一时钟信号输入端的控制下本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括共用模块和输出模块；所述共用模块分别与第一时钟信号输入端、第二时钟信号输入端、输入端、复位端、第一电压输入端、第二电压输入端和上拉节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位；所述输出模块分别与所述上拉节点、所述第一电压输入端、所述第二电压输入端、放噪控制端、输出控制端和2M个栅极驱动信号输出端连接，用于在所述上拉节点、所述放噪控制端和所述输出控制端的控制下，控制所述2M个栅极驱动信号输出端分别输出的栅极驱动信号；M为大于2的整数。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括共用模块和输出模块；所述共用模块分别与第一时钟信号输入端、第二时钟信号输入端、输入端、复位端、第一电压输入端、第二电压输入端和上拉节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位；所述输出模块分别与所述上拉节点、所述第一电压输入端、所述第二电压输入端、放噪控制端、输出控制端和2M个栅极驱动信号输出端连接，用于在所述上拉节点、所述放噪控制端和所述输出控制端的控制下，控制所述2M个栅极驱动信号输出端分别输出的栅极驱动信号；M为大于2的整数。2.如权利要求1所述的移位寄存器单元，其特征在于，所述共用模块包括上拉控制节点控制子模块和上拉节点控制子模块；所述上拉控制节点控制子模块分别与所述输入端、所述复位端、所述第一时钟信号输入端、所述第一电压输入端、第二电压输入端和上拉控制节点连接，用于在所述输入端、所述复位端和所述第一时钟信号输入端的控制下，控制所述上拉控制节点的电位；所述上拉节点控制子模块分别与所述上拉控制节点、所述上拉节点、所述第一时钟信号输入端、所述第二时钟信号输入端和所述第二电压输入端连接，用于在所述上拉控制节点和所述第一时钟信号输入端的控制下，控制所述上拉节点的电位。3.如权利要求2所述的移位寄存器单元，其特征在于，M等于2；所述上拉控制节点控制子模块包括：第一上拉控制节点控制晶体管，栅极与所述输入端连接，第一极与所述第一电压输入端或所述输入端连接，第二极与所述上拉控制节点连接；第二上拉控制节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉控制节点连接；第三上拉控制节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉控制节点连接，第二极与所述第二电压输入端连接；以及，存储电容，第一端与所述上拉控制节点连接，第二端与所述上拉节点连接；所述上拉节点控制子模块包括：第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电压输入端连接。4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述放噪控制端包括第三时钟信号输入端和第四时钟信号输入端，所述输出控制端包括第一时钟信号输入端；M等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；所述输出模块包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与第四时钟信号输入端连接；第二输出晶体管，栅极与所述上拉节点连接，第一极与第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；第一放噪晶体管，栅极与所述第四时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，第二放噪晶体管，栅极与所述第三时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。5.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述放噪控制端包括第一时钟信号输入端，所述输出控制端包括第一时钟信号输入端；M等于2，所述移位寄存器单元包括第一栅极驱动信号输出端、第二栅极驱动信号输出端、第三栅极驱动信号输出端和第四栅极驱动信号输出端；所述输出模块包括：第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第一栅极驱动信号输出端连接，第二极与第四时钟信号输入端连接；第二输出晶体管，栅极与所述上拉节点连接，第一极与第三时钟信号输入端连接，第二极与所述第二栅极驱动信号输出端连接；第三输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述第三栅极驱动信号输出端连接；第四输出晶体管，栅极与所述上拉节点连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第四时钟信号输入端连接；第五输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；第六输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电压输入端连接，第二极与所述第三栅极驱动信号输出端连接；第一放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二栅极驱动信号输出端连接，第二极与所述第二电压输入端连接；以及，第二放噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第四栅极驱动信号输出端连接，第二极与所述第二电压输入端连接。6.一种移位寄存器单元的驱动方法，应用于如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述移位寄存器单元的驱动方法包括：共用模块在输入端、复位端和第一时钟信号输入端的控制下，控制上拉节点的电位；输出模块在所述上拉节点、放噪控...

【专利技术属性】
技术研发人员：许卓，金相洙，白雅杰，但艺，吴海龙，
申请(专利权)人：京东方科技集团股份有限公司，重庆京东方光电科技有限公司，
类型：发明
国别省市：北京,11