半导体结构及其制作方法技术

本发明专利技术实施例涉及半导体结构及其制作方法，所述制作方法包含：形成重布层RDL；在所述RDL上方形成导电部件；通过所述导电部件执行第一电测试；在所述RDL上方放置第一裸片；通过所述导电部件执行第二电测试；及在所述第一裸片及所述导电部件上方放置第二裸片。

【技术实现步骤摘要】
半导体结构及其制作方法
本专利技术实施例涉及半导体结构及其制作方法。
技术介绍
使用半导体装置的电子设备对于诸多现代应用来说是必要的。随着电子技术的进步，半导体装置的大小变得越来越小同时具有较大功能性及较大量的集成电路。由于半导体装置的经小型化规模，因此晶片层级封装(WLP)因其低成本及相对简单制作操作而被广泛使用。在WLP操作期间，若干个半导体组件装配在半导体装置上。此外，在此小的半导体装置内实施众多制作操作。然而，半导体装置的制作操作涉及对此小且薄的半导体装置进行的诸多步骤及操作。对以经小型化规模的半导体装置的制作变得较为复杂。制作半导体装置的复杂性的增加可导致例如不良电互连、组件的脱层或其它问题等缺陷，从而导致半导体装置的高成出率损失。如此，存在对于修改半导体装置的结构及改进制作操作的诸多挑战。
技术实现思路
根据本专利技术的一实施例，一种制作半导体结构的方法包括：形成重布层(RDL)；在所述RDL上方形成导电部件；通过所述导电部件执行第一电测试；在所述RDL上方放置第一裸片；通过所述导电部件执行第二电测试；及在所述第一裸片及所述导电部件上方放置第二裸片。根据本专利技术的一实施例，一种制作半导体结构的方法包括：形成重布层(RDL)；在所述RDL上方形成第一导电部件；在所述RDL上方形成第二导电部件；通过所述第一导电部件执行第一电测试；在第一RDL上方放置第一裸片；通过所述第一导电部件执行第二电测试；在所述第一导电部件、所述第二导电部件及所述第一裸片上方放置第二裸片；及在所述RDL上方放置导电凸块，其中所述第一导电部件与所述第二裸片电隔离，且所述第二导电部件电连接到所述第一裸片以及所述RDL中的导电迹线。根据本专利技术的一实施例，一种半导体结构包括：重布层(RDL)，其包含介电层及位于所述介电层内的导电迹线；第一导电部件，其放置在所述RDL上方且与所述导电迹线电连接；第二导电部件，其放置在所述RDL上方且与所述导电迹线电连接；第一裸片，其放置在所述RDL上方；及第二裸片，其放置在所述第一裸片、所述第一导电部件及所述第二导电部件上方；其中所述第一导电部件与所述第二裸片电隔离，且连接件放置在所述第二裸片与所述第二导电部件之间以将所述第二裸片与所述导电迹线或所述第一裸片电连接。附图说明依据与附图一起阅读的以下详细说明最佳地理解本揭露的方面。应强调，根据工业中的标准实践，各种构件未必按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。图1是根据本揭露的某些实施例的半导体结构的示意性剖面图。图2是根据本揭露的某些实施例的半导体结构的示意性剖面图。图3是根据本揭露的某些实施例的半导体结构的示意性剖面图。图4是根据本揭露的某些实施例的半导体结构的示意性剖面图。图5到8是以各种布置的导电部件的示意性剖面图。图9是根据本揭露的某些实施例的制作半导体结构的方法的流程图。图9A到9J是根据本揭露的某些实施例的通过图9的方法而制作半导体结构的示意图。图10是根据本揭露的某些实施例的制作半导体结构的方法的流程图。图10A到10H是根据本揭露的某些实施例的通过图10的方法而制作半导体结构的示意图。具体实施方式以下揭露提供用于实施所提供主题的不同构件的诸多不同实施例或实例。下文阐述组件及布置的特定实例以简化本揭露。当然，此些组件及布置仅为实例且并非打算是限制性的。举例来说，在说明中第一构件在第二构件上方或所述第二构件上形成可包含其中第一构件与第二构件直接接触地形成的实施例且还可包含其中额外构件可形成在第一构件与第二构件之间使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简单及清晰目的且并非本质上指示所论述的各种实施例及/或配置之间的关系。此外，可在本文中为易于说明而使用空间相对术语(例如“下方”、“下面”、“下部”、“上面”、“上部”及例如此类)来阐述一个元件或构件与另一元件或构件的关系，如各图中所图解说明。所述空间相对术语打算囊括在使用或操作中的装置的除各图中所绘示定向之外的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且可因此同样地理解本文中所使用的空间相对描述语。还可包含其它构件及程序。举例来说，可包含测试结构以帮助对3D封装或3DIC装置进行验证测试。举例来说，测试结构可包含形成在重布层中或衬底上的测试垫，所述衬底允许对3D封装或3DIC的测试、对探针及/或探针卡的使用及例如此类。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合并入对已知良好裸片的中间验证以增加成出率且降低成本的测试方法来使用。从半导电晶片制造并单粒化裸片。在单粒化之后，裸片经封装以变为半导体封装且与另一裸片或封装集成在一起。裸片由模塑物囊封，且裸片的I/O端子通过放置在介电层内的导电线而向外布线，且裸片通过延伸穿过模塑物的通路或者裸片或封装之间的连接件而电连接到另一裸片或封装。然而，此配置对于在较早制作阶段或在完成制作之前识别裸片或电互连件的故障来说可为不可行的。举例来说，电测试可仅在完成封装时执行。在本揭露中，公开一种半导体结构。所述半导体结构包含用于在半导体结构的制作期间进行电测试的虚设导电部件。虚设导电部件在所述制作期间形成，且可在所述制作期间或在半导体结构的完成之前通过虚设导电部件而对半导体结构中的裸片或电互连件进行测试。如此，可在较早制作阶段识别裸片或电互连件的故障。因此，可使材料的消耗最小化且可增加或改进半导体结构的成出率。图1是根据本揭露的各种实施例的半导体结构100的示意性剖面图。在某些实施例中，半导体结构100包含重布层(RDL)101、模塑物102、导电部件103、第一裸片104、第二裸片105、第二底胶材料106及导电凸块107。在某些实施例中，半导体结构100是半导体封装。在某些实施例中，半导体结构100是集成式扇出(InFO)封装，其中第一裸片104或第二裸片105的I/O端子经扇出且以较大面积重布在于第一裸片104或第二裸片105的表面上方。在某些实施例中，半导体结构100是裸片或封装彼此上下堆叠的封装上覆封装(packageonpackage)(PoP)。在某些实施例中，RDL101重新布线来自第一裸片104或第二裸片105的路径以便将第一裸片104或第二裸片105的I/O端子重布在模塑物102上方。在某些实施例中，RDL101是钝化后互连件(postpassivationinterconnectio)(PPI)。在某些实施例中，RDL101包含第一侧101b及与第一侧101b相对的第二侧101c。在某些实施例中，RDL101包含一或多个介电层101a及放置在介电层101a内且由介电层101a环绕的一或多个导电迹线(101d及101e)。在某些实施例中，介电层101a包含介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、聚合物、聚苯并唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或例如此类。在某些实施例中，导电迹线(101d及101e)包含导电材料，例如金、银、铜、镍、钨、铝、钯及/或其合金。在某些实施例中，导电迹线包含放置在介电层101a内的焊接区(land)部分101d及通路部分101e。在某些实施例中，焊接区部分1本文档来自技高网...

【技术保护点】
1.一种制作半导体结构的方法，其包括：形成重布层RDL；在所述RDL上方形成导电部件；通过所述导电部件执行第一电测试；在所述RDL上方放置第一裸片；通过所述导电部件执行第二电测试；及在所述第一裸片及所述导电部件上方放置第二裸片。

【技术特征摘要】
2017.01.18 US 62/447,633;2017.10.05 US 15/725,7661.一种制作半导...

【专利技术属性】
技术研发人员：陆湘台，陈硕懋，王敏哲，许峰诚，杨肇祥，郑心圃，洪成佾，林志贤，陈岱璋，林振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71