用共享公共栅极的堆叠晶体管构建的动态逻辑制造技术

一种动态逻辑电路，包括在衬底的第一器件层内的第一晶体管；以及在衬底的与第一器件层不同的第二器件层内的第二晶体管，其中第一晶体管和第二晶体管共享公共栅电极。一种方法，包括：在衬底上的第一器件层中的第一晶体管的第一半导体主体上设置第二晶体管的第二半导体主体，第二半导体主体限定第二器件层；以及在半导体主体和第二半导体主体中的每一个上形成公共栅电极。

Dynamic logic constructed by stacked transistors with shared common gates

A dynamic logic circuit consists of a first transistor in the first device layer of a substrate, and a second transistor in the second device layer different from the first device layer on the substrate, in which the first and the second transistors share a common gate electrode. A method includes: setting the second semiconductor body of the second transistor on the first semiconductor body of the first transistor in the first device layer on the substrate, the second semiconductor body to define the second device layer, and forming a common gate electrode on each of the semiconductor main body and the second semiconductor body.

【技术实现步骤摘要】
【国外来华专利技术】用共享公共栅极的堆叠晶体管构建的动态逻辑
集成电路器件。
技术介绍
动态逻辑通常在其组合逻辑电路的实施方式中使用时钟信号。时钟信号被连结到用于两阶段操作(预充电和评估阶段)的P型晶体管和N型晶体管。在预充电阶段，时钟信号为低，输出值被驱动为高(VDD)。在评估阶段期间，时钟为高。如果输入也很高，则输出将被拉低。附图说明图1示出了三维集成电路结构的俯视透视图，该三维集成电路结构包括两个器件层和每个层上共享栅电极的晶体管器件。图2示出了通过线2-2'的图1的结构。图3示出了参照图1-2描述的反相器的电路图。图4示出了参考图1-3描述的反相器的示意性单元布局。图5示出了其上形成有半导体主体或鳍状物的半导体或绝缘体上半导体衬底的一部分的俯视透视图。图6示出了在鳍状物上形成占位栅极叠层以及在鳍状物的扩散区域中形成源极和漏极之后的图1的结构的俯视透视图。图7示出了穿过线6-6'的并且在源极和漏极上引入金属化物以及形成到每个金属化物的级内互连之后的图6的结构的横截面侧视图。图8示出了供体衬底与主衬底的连接。图9示出了在制造第二器件层上的晶体管器件的半导体主体或鳍状物的一部分、主体上的占位栅极叠层以及在鳍状物的扩散区域中的源极和漏极区域之后的图8的结构。图10示出了在结构的每个层上替换晶体管的占位栅极叠层并用公共栅极叠层替换占位栅极叠层之后的图9的结构。图11示出了在第二器件层中的晶体管的源极和漏极扩散区域的金属化以及各层中器件的漏极的连接之后的图10的结构。图12示出了穿过图11的线12-12'的横截面并且示出了接触漏极并且延伸到接触级内互连的漏极金属化物，该接触级内互连自身连接到第一器件层的晶体管的漏极金属化物。图13示出了简单的动态逻辑电路的电路图。图14示出了实现图13中所示的动态逻辑电路的第一器件层或级以及第二器件层或级的示意性单元布局。图15示出了包括实现参照图13和图14描述的动态逻辑电路的两个器件层的三维集成电路结构的俯视透视图。图16示出了在输出端具有反相器的动态逻辑电路的另一个实施例的电路图。图17示出了实现图16所示的动态逻辑电路的结构的第一器件层和第二器件层的示意性单元布局。图18示出了动态NOR门的电路图。图19示出了实现图18中所示的动态逻辑电路的结构的第一器件层和第二器件层的示意性单元布局。图20示出了NAND门逻辑电路的电路图。图21示出了图20的电路的示意性单元布局。图22是实现一个或多个实施例的内插层。图23示出了计算设备的实施例。具体实施方式描述了单片三维集成电路结构，在一个实施例中其包括至少两个器件层以实现逻辑电路。在一个实施例中，描述了包括不同器件层中的器件的动态逻辑电路。在一个实施例中，第一和第二器件层的晶体管中的一些共享公共栅极以构建动态逻辑门。器件在不同层的实现节省了动态逻辑的平面设计上的管芯面积。在一个实施例中，通过包含不同器件层的晶体管的动态逻辑电路节省整个管芯面积是通过例如在n型评估晶体管上压缩P型预充电晶体管来实现的。额外的反相器或NAND或NOR门也可以使用来自可选地包括栅极共享的不同级的晶体管以节省面积。图1示出了包括两个器件层的三维集成电路结构的俯视透视图。参考图1，结构100包括衬底101，器件层设置在衬底101上。衬底101可以是本领域已知的适合于形成集成电路的任何衬底，例如但不限于半导体衬底、绝缘体上半导体(SOI)衬底或绝缘体衬底(例如蓝宝石)等等和/或它们的组合。在一个实施例中，衬底101包括基本上单晶的半导体，例如但不限于硅。设置或形成在衬底101上的是器件层110，并且设置在器件层110上的是器件层210。器件层110包括在衬底101的区域(例如，衬底101的表面)上方横向延伸的半导体主体115。横向取向晶体管通常需要半导体沟道区域占据衬底的第一区域，而半导体源极和漏极扩散区域占据衬底的第二区域(与沟道区域占据与源极/漏极相同的衬底区域的垂直取向相反)。器件层210包括有利地基本上单晶的半导体主体215，尽管多晶实施例是可能的。在该实施例中，两个器件层中的半导体主体都是鳍状物，并且主体715与主体615在二维中对齐。尽管基于鳍状物的场效应晶体管(“finFET”)架构代表了可制造晶体管技术的现有技术水平，但替代实施例也是可能的，其中用于三维集成电路中的一个或多个器件层或晶体管级的一个或多个半导体主体是平面的或具有本领域已知的任何其他非平面结构，例如纳米带、纳米线。此外，一个器件层可以具有第一类型(例如，鳍状物)的半导体主体，而另一层可以具有第二类型(例如平面)的半导体主体。再次参考器件层110和半导体主体115，半导体主体包括被栅极叠层250围绕的沟道区域分隔的被命名为源极120和漏极125的扩散区域。在一个实施例中，源极120和漏极125是P-型扩散区域。因此，对于硅或锗的主体115的半导体材料，半导体主体可以掺杂有诸如硼的P型掺杂剂。设置在源极120上方的是金属化物122，并且设置在漏极125上方的是金属化物127，例如钨或其他金属或金属化合物。连接到金属化物122的是导电互连140，并且连接到金属化物127的是互连145。互连140和互连145的代表性材料是铜。例如，诸如硅或锗的单晶半导体的半导体主体215包括被命名为源极220和漏极225的扩散区域以及源极和漏极之间的沟道区域，其中栅极叠层250覆盖沟道区域。在一个实施例中，源极220和漏极225是N型扩散区域。因此，对于主体215的半导体材料，在扩散区域中代表性地掺杂有诸如磷或砷的N型掺杂剂。设置在源极220上的是金属化物222，并且设置在漏极225上的是金属化物227，设置在源极220上的金属化物222上的是互连240，并且设置在漏极225的金属化物上的是互连245。在一个实施例中，金属化物227是钨或其他金属或金属化合物。用于互连240和互连245的代表性材料是铜。如图1和图2所示，每个器件层的器件共享公共栅电极。在该实施例中，包括栅极电介质(不可见)和栅电极250的栅极叠层设置在半导体主体215和半导体主体115上以形成能够通过相应沟道区域内的场效应调节源极120与漏极125和源极220与漏极225之间的导电性的栅极叠层。栅极电介质层可以包括一层或层堆叠。一层或多层可以包括氧化硅、二氧化硅(SiO2)和/或介电常数大于二氧化硅的电介质材料(高k材料)。代表性的高k电介质材料包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可用于栅极电介质层中的高k材料的示例包括但不限于：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铅锌氧化铌酸盐。栅电极250形成在栅极电介质层上并且它们由金属或硅化物组成。这种栅电极材料可以可选地被选择用于P型功函数或N型功函数。在一些实施方式中，栅电极可以由两层或多层的堆叠组成，其中一层或多层是功函数层并且一层是填充层。图1还示出了形成在栅极叠层的相对侧上的支撑栅极叠层的一对侧壁间隔物254。侧壁间隔物254可以由电介质材料形成，例如但不限于氮化硅、氧化硅、碳化硅、氮氧化硅、碳掺杂氧化物及其组合。图1和2示出了诸如但不限于连接在栅电极25本文档来自技高网...

【技术保护点】
1.一种动态逻辑电路，包括：第一晶体管，所述第一晶体管包括在衬底的第一器件层内的第一半导体主体；以及第二晶体管，所述第二晶体管包括在所述衬底的与所述第一器件层不同的第二器件层内的第二半导体主体，其中所述第一晶体管和所述第二晶体管共享公共栅电极。

【技术特征摘要】
【国外来华专利技术】1.一种动态逻辑电路，包括：第一晶体管，所述第一晶体管包括在衬底的第一器件层内的第一半导体主体；以及第二晶体管，所述第二晶体管包括在所述衬底的与所述第一器件层不同的第二器件层内的第二半导体主体，其中所述第一晶体管和所述第二晶体管共享公共栅电极。2.根据权利要求1所述的动态逻辑电路，其中，所述第一晶体管包括预充电晶体管，并且所述第二晶体管包括评估晶体管。3.根据权利要求2所述的动态逻辑电路，其中，所述第一晶体管包括P型MOSFET。4.根据权利要求1所述的动态逻辑电路，其中，所述第一半导体主体和所述第二晶体管主体均包括鳍状物。5.根据权利要求1所述的动态逻辑电路，其中，所述栅电极环绕所述第一半导体主体和所述第二晶体管主体。6.根据权利要求1所述的动态逻辑电路，还包括耦合到所述第一晶体管的漏极和所述第二晶体管的漏极的层间互连。7.根据权利要求6所述的动态逻辑电路，其中，所述层间互连耦合到输出线，所述电路还包括耦合到所述输出线的反相器单元。8.根据权利要求7所述的动态逻辑电路，其中，所述反相器单元包括共享公共栅电极的P型MOSFET和N型MOSFET。9.一种动态逻辑电路，包括：P型MOSFET，所述P型MOSFET包含时钟输入；N型MOSFET逻辑电路，所述N型MOSFET逻辑电路包括包含一个或多个逻辑输入的一个或多个N型MOSFET和包含所述时钟输入的N型MOSFET；以及反相器单元，所述反相器单元耦合到所述N型逻辑电路，其中，所述P型MOSFET处于衬底的与包含所述时钟输入的所述N型MOSFET不同的器件层中，并且包含所述时钟输入的所述P型MOSFET和所述N型MOSFET共享公共栅电极。10.根据权利要求9所述的动态逻辑电路，其中，所...

【专利技术属性】
技术研发人员：D·W·纳尔逊，R·米恩德鲁，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US