非易失性存储器装置及其编程方法制造方法及图纸

本发明专利技术涉及一种非易失性存储器装置和存储器系统，该非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在编程循环的运行操作期间产生的挂起请求，在所述多个存储器单元的编程操作的编程循环的验证操作终止之后，控制非易失性存储器装置进入挂起状态。

Nonvolatile memory devices and their programming methods

The invention relates to a nonvolatile memory device and memory system. The nonvolatile memory device includes a memory unit array, which includes a plurality of memory units connected to a plurality of line lines and multiple bit lines; the row decoder is constructed to selectively control the plurality of lines of words; a page buffer, including a component. Do not correspond to multiple latches of the multiple bit lines; and the control circuit is constructed to respond to a pending request generated during the operation operation of the programming cycle, and after the verification operation of the programming cycle of the programming operation of the multiple memory units terminates, the non volatile memory device is controlled to enter the hanging state.

【技术实现步骤摘要】
非易失性存储器装置及其编程方法相关申请的交叉引用本申请要求于2017年1月9日在韩国知识产权局提交的韩国专利申请No.10-2017-0002922的优先权，该申请的整个内容以引用方式并入本文中。
本公开涉及一种非易失性存储器装置及其编程方法。
技术介绍
通常可将半导体存储器装置分为易失性存储器装置和非易失性存储器装置。响应于功率停止，非易失性存储器装置可保持存储的数据而不丢失数据，并且其可用作系统的数据存储装置或者存储器。非易失性存储器装置中的闪速存储器装置可广泛用作替代硬盘的数据存储装置。当在编程操作中想要执行读操作时，闪速存储器装置可将当前执行的编程操作挂起，执行请求的读操作，然后恢复挂起的编程操作。因此，程序的挂起状态与恢复状态之间的时间间隔可导致编程阈电压分布变差。因此，需要用于防止在程序挂起-恢复操作中编程阈电压分布变差或者降低其变差的可能性的技术。
技术实现思路
提出实施例以致力于提供一种非易失性存储器装置及其编程方法，所述非易失性存储器装置能够防止编程阈电压分布由于程序挂起-恢复操作而变差或者降低编程阈电压分布变差的可能性。在本专利技术构思的一个示例实施例中，提供了一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作终止之后，控制非易失性存储器装置进入挂起状态。在本专利技术构思的一个示例实施例中，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为：响应于在编程操作的第N编程循环的运行操作期间产生的挂起请求，控制非易失性存储器装置在完成所述运行操作之后进入挂起状态，控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行第N编程循环的验证操作，并且控制电路构造为：控制第N+1编程循环的编程电压与第N+2编程循环的编程电压之间的差小于第N编程循环的编程电压与第N+1编程循环的编程电压之间的差，其中N是自然数。在本专利技术构思的一个示例实施例中，提供了一种对包括多个存储器单元的非易失性存储器装置编程的方法，所述方法包括步骤：对多个对应的存储器单元执行编程操作的第N编程循环；接收挂起请求；验证第N编程循环；以及进入挂起状态，其中N是自然数。在本专利技术构思的一个示例实施例中，提供了一种非易失性存储器装置，该非易失性存储器装置包括存储器单元的第一块和存储器单元的第二块，所述非易失性存储器装置构造为：在编程循环的验证操作终止之后，进入挂起状态，非易失性存储器装置响应于在针对存储器单元的第一块的编程操作的运行操作期间产生的挂起请求而进入挂起状态；以及存储器控制器，其构造为控制非易失性存储器装置。根据示例实施例，可提供所述非易失性存储器装置及其编程方法，所述非易失性存储器装置能够降低编程阈电压分布由于程序挂起-恢复操作而变差的可能性。附图说明图1是描述非易失性存储器装置的示图。图2是详细地描述根据示例实施例的存储器块的示图。图3是详细地描述根据示例实施例的包括3D存储器单元阵列的存储器块的示图。图4是根据示例实施例的包括3D存储器单元阵列的存储器块的电路图。图5是详细地描述根据示例实施例的页缓冲器的示图。图6是详细地描述根据示例实施例的页缓冲器的示图。图7是描述在编程操作期间根据存储器单元的阈电压的页缓冲器锁存值的示图。图8是描述包括多个编程循环的编程操作的示图。图9是描述在编程操作期间的字线和位线的电压的示图。图10是描述现有技术中在编程操作期间的挂起-恢复操作的示图。图11A是描述现有技术中在编程操作期间通过挂起-恢复操作的编程阈电压分布变差的示图。图11B是描述现有技术中在编程操作期间在通过P2之后通过挂起-恢复操作的编程阈电压分布变差的示图。图12是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。图13和图14是用于描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图；图15是描述根据示例实施例的在编程操作期间用于挂起-恢复操作的页缓冲器的操作的示图。图16和图17是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。图18是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。图19是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。图20是描述根据示例实施例的根据编程操作期间的存储器单元的阈电压的页缓冲器锁存值的示图。图21是描述根据示例实施例的在编程操作期间用于挂起-恢复操作的页缓冲器的操作的示图。图22是描述存储器系统的示图。具体实施方式在下面的详细描述中，仅简单地通过示出的方式示出和描述了本专利技术构思的特定示例实施例。在不脱离本专利技术构思的精神或范围的情况下，可按照各种不同方式修改描述的实施例。因此，附图和说明应该实际上被看作是示出性而非限制性的。相同的附图标记在整个说明书中可指代相同元件。图1是描述非易失性存储器装置的示图。参照图1，非易失性存储器装置100包括存储器单元阵列110、行解码器120、数据输入/输出电路(数据I/O电路)130、控制电路140和电压发生器150。存储器单元阵列110可包括多个存储器块BLK1至BLKz。存储器块可通过字线WL、串选择线SSL、地选择线GSL和公共源极线连接至行解码器120。存储器单元阵列110可通过位线BL连接至数据I/O电路130。存储器单元阵列110可为所述多个存储器单元按照二维方式形成在衬底上的二维存储器单元阵列。此外，存储器单元阵列110可为所述多个存储器单元在竖直方向上堆叠在衬底上的三维存储器单元阵列。存储器单元阵列110的存储器单元中的每一个或至少一些可为在一个单元中存储1比特的单层单元SLC。可替换地或附加地，存储器单元中的每一个或至少一些可为在一个单元中存储2比特或更多的多层单元MLC。电压发生器150可响应于控制电路140的控制产生将被提供至行解码器120的操作电压Vop。例如，在编程操作期间，电压发生器150可响应于控制电路140的控制产生编程电压、编程通过电压、编程验证电压和编程验证通过电压，并且可将产生的操作电压提供至行解码器120。作为另一示例，在读操作期间，电压发生器150可响应于控制电路140的控制产生读电压和读通过电压，并且可将产生的操作电压提供至行解码器120。行解码器120可在控制电路140的控制下将接收到的操作电压选择性地施加至字线WL。此外，电压发生器150可响应于控制电路140的控制在编程操作期间和读操作期间产生施加至串选择线SSL、地选择线GSL和公共源极线CSL的电压，并且可将产生的电压提供至行解码器120。行解码器120可响应于从外部接收的或者在非易失性存储器装置100内产生的地址ADDR而选择连接至存储器单元阵列的多条字线WL中的任一条。行解码器120可从电压发生器150接收操作电压Vop，并且可本文档来自技高网...

【技术保护点】
1.一种非易失性存储器装置，包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作终止之后，控制所述非易失性存储器装置进入挂起状态。

【技术特征摘要】
2017.01.09 KR 10-2017-00029221.一种非易失性存储器装置，包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作终止之后，控制所述非易失性存储器装置进入挂起状态。2.根据权利要求1所述的非易失性存储器装置，其中，所述控制电路构造为控制编程操作的下一循环的运行操作，所述运行操作是响应于编程操作在进入挂起状态之后被恢复而执行的。3.根据权利要求2所述的非易失性存储器装置，其中，所述页缓冲器包括：挂起-恢复锁存器；存储力数据的力锁存器；以及存储程序数据的数据锁存器，其中，响应于进入挂起状态，所述非易失性存储器装置构造为：将存储在数据锁存器中的高速缓存锁存器中的程序数据发送至挂起-恢复锁存器。4.根据权利要求3所述的非易失性存储器装置，其中，所述非易失性存储器装置构造为存储对应于数据锁存器中的感测锁存器的存储器单元的数据，以通过所述高速缓存锁存器输出存储在所述感测锁存器中的数据，并且将存储在挂起-恢复锁存器中的程序数据发送至所述高速缓存锁存器。5.根据权利要求1所述的非易失性存储器装置，其中，所述控制电路构造为响应于编程操作在进入挂起状态之后被恢复，控制执行初始验证操作。6.根据权利要求5所述的非易失性存储器装置，其中，所述页缓冲器包括：存储力数据的力锁存器；以及存储程序数据的数据锁存器，并且响应于进入挂起状态，所述非易失性存储器装置构造为：擦除存储在所述力锁存器中的力数据，并且将存储在所述数据锁存器中的高速缓存锁存器中的程序数据发送至所述力锁存器。7.根据权利要求6所述的非易失性存储器装置，其中，所述非易失性存储器装置构造为：响应于编程操作在进入挂起状态之后被恢复，通过所述初始验证操作还原所述力锁存器中的擦除的力数据。8.根据权利要求1所述的非易失性存储器装置，其中，响应于在第一编程循环至第m编程循环之间产生的挂起请求，所述控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行初始验证操作，并且响应于在第m编程循环之后的编程循环中产生的挂起请求，所述控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行针对其产生了挂起请求的下一编程循环的运行操作，并且其中，m是大于或等于2的自然数。9.根据权利要求8所述的非易失性存储器装置，其中，所述页缓冲器包括：力锁存器，其构造为存储力数据；以及数据锁存器，其构造为存储n比特程序数据，其中在第m编程循环之后剩余的编程阶段的数量是利用n-1个比特的程序数据可表达的数量，所述非易失性存储器装置构造为：响应于进入挂起状态，将力数据存储在数据锁存器之一中，并且n是等于或大于2的自然数。10.根据权利要求8所述的非易失性存储器装置，其中，所述页缓冲器包括：存储力数据的力锁存器；以及存储程序数据的数据锁存器，并且响应于在第一编程循环至第m编程循环之间产生的挂起请求，...

【专利技术属性】
技术研发人员：李知尚，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR