半导体装置制造方法及图纸

一种半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，在该半导体装置中，具有：第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；以及第2导电型的第2半导体区域，其与第1半导体区域之间构成配置有pn结的超结构造，与元件区域中的第2导电型的第2半导体区域的杂质总量相对于第1导电型的第1半导体区域的杂质总量的杂质总量比相比，外周区域中的杂质总量比更接近1。

Semiconductor device

A semiconductor device that has a component region forming a semiconductor element and a peripheral area around the component region. In the semiconductor device, it has a first conductive first semiconductor region extending throughout the component and peripheral regions; and the second semiconductor region of the second conductive type, and first. The semiconductor region consists of a superstructure with a PN junction, and the total amount of impurities in the second conductive second semiconductor region in the component region is compared to the total amount of impurities in the total amount of impurities in the first semiconductor region of the first conducting type, and the total amount of impurities in the peripheral region is closer to 1.

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本专利技术涉及超结(SuperJunction)构造的半导体装置。
技术介绍
超结(SJ)构造的MOS晶体管(以下，称为“SJMOS”。)具有高耐压且低导通电阻的特性，在该MOS晶体管中周期性地形成有漂移区域与p型的柱状区域的pn结。在SJMOS中，能够使电流在杂质浓度变高的漂移区域中流过，使导通电阻降低。另一方面，在反向偏置时利用从pn结延伸的耗尽层将漂移区域耗尽而确保高耐压。此时，为了使漂移区域完全耗尽，p型的杂质总量与n型的杂质总量之比被设定为接近1。在将SJMOS作为功率半导体元件来使用的情况下等，为了提高雪崩耐量或维持高可靠性，优选将配置在元件区域的周围的外周区域的耐压设定为比配置半导体元件的元件区域的耐压高。由此，能够抑制在流过足够的雪崩电流之前外周区域变成负阻模式而使雪崩耐量变低。特别是在SJMOS中，在击穿时漂移区域的电场强度变高。因此，当外周区域的耐压较低时，在产生雪崩击穿之后的雪崩电流和电压的增大较小的时候导致损坏，可靠性降低。但是，在SJMOS中，如上述那样通过SJ构造的杂质总量的比来确保耐压。因此，存在如下方法：通过使p型的柱状区域在外周区域中比在元件区域中更深，将外周区域的耐压设定为比元件区域高(例如参照专利文献1。)。根据该构造，通过在外周区域中沿深度方向大范围地形成耗尽层，能够使外周区域的耐压比元件区域高。现有技术文献专利文献专利文献1：日本特开2008-78282号公报
技术实现思路
专利技术要解决的课题但是，当在元件区域与外周区域之间p型的柱状区域的深度出现差异时，在元件区域与外周区域之间的边界处，电位分布的失真变得急剧。其结果是，引起耐压降低、振荡、雪崩耐量降低等，从而半导体装置的可靠性降低。鉴于上述问题点，本专利技术的目的在于，提供半导体装置，该半导体装置使外周区域的耐压比元件区域高，并且具有可靠性高的超结构造。用于解决课题的手段根据本专利技术的一个方式，提供半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，其中，该半导体装置具有：(Ⅰ)第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；(Ⅱ)以及第2导电型的第2半导体区域，其与第1半导体区域之间构成配置有pn结的超结构造，与元件区域中的第2导电型的第2半导体区域的杂质总量相对于第1导电型的第1半导体区域的杂质总量的杂质总量比相比，外周区域中的杂质总量比更接近1。根据本专利技术的其他方式，提供半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，其中，该半导体装置具有：(Ⅰ)第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；(Ⅱ)以及多个第2导电型的第2半导体区域，它们在第1半导体区域的内部相互分开地排列成与第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有pn结的超结构造，第2半导体区域的上部的宽度在元件区域和外周区域中相同并且第2半导体区域的下部的宽度在元件区域和外周区域中不同，使得与元件区域相比，在外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。根据本专利技术的另一方式，提供半导体装置，其具有形成有半导体元件的元件区域和配置在元件区域的周围的外周区域，其中，该半导体装置具有：(Ⅰ)第1导电型的第1半导体区域，其遍及元件区域和外周区域地延伸；(Ⅱ)以及多个第2导电型的第2半导体区域，它们在第1半导体区域的内部相互分开地排列成与第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有pn结的超结构造，第2半导体区域的下部的宽度在元件区域和外周区域中相同并且第2半导体区域的上部的宽度在元件区域和外周区域中不同，使得与元件区域相比，在外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。专利技术效果根据本专利技术，能够提供半导体装置，该半导体装置使外周区域的耐压比元件区域高，并且具有可靠性高的超结构造。附图说明图1是示出本专利技术第1实施方式的半导体装置的结构的示意性剖视图。图2是示出本专利技术第1实施方式的半导体装置的结构的示意性俯视图。图3是示出比较例的半导体装置的结构的示意性剖视图。图4的(a)是示出对图3所示的比较例的电位分布进行仿真而得的结果的图表，图4的(b)是示出对图3所示的比较例的电场分布进行仿真而得的结果的图表。图5是示出漂移区域中的杂质总量比与耐压之间的关系的图表。图6是示出本专利技术第1实施方式的半导体装置的p型柱状区域的形状的第1实施例的示意性剖视图。图7是示出图6所示的外周区域中的p型柱状区域的杂质量分布的图表。图8是示出图6所示的p型柱状区域的宽度的示意性俯视图。图9是示出图6所示的元件区域中的p型柱状区域的杂质量分布的图表。图10的(a)是示出对本专利技术第1实施方式的半导体装置的电位分布进行仿真而得的结果的图表，图10的(b)是示出对本专利技术第1实施方式的半导体装置的电场分布进行仿真而得的结果的图表。图11是示出本专利技术第1实施方式的半导体装置的p型柱状区域的形状的第2实施例的示意性剖视图。图12是示出图11所示的p型柱状区域的宽度的示意性俯视图。图13是示出图11所示的元件区域中的p型柱状区域的杂质量分布的图表。图14是示出本专利技术第1实施方式的半导体装置的p型柱状区域的形状的第3实施例的示意性剖视图。图15是示出图14所示的p型柱状区域的宽度的示意性俯视图。图16是示出图14所示的外周区域中的p型柱状区域的杂质量分布的图表。图17是示出本专利技术第1实施方式的半导体装置的p型柱状区域的形状的第4实施例的示意性剖视图。图18是示出图17所示的p型柱状区域的宽度的示意性俯视图。图19是示出图17所示的外周区域中的p型柱状区域的杂质量分布的图表。图20是用于说明p型柱状区域的形成方法的例子的示意图。图21是示出本专利技术第1实施方式的第1实施例的变形例的半导体装置的结构的示意性剖视图。图22是示出本专利技术第1实施方式的第2实施例的变形例的半导体装置的结构的示意性剖视图。图23是示出本专利技术第1实施方式的第3实施例的变形例的半导体装置的结构的示意性剖视图。图24是示出本专利技术第1实施方式的第4实施例的变形例的半导体装置的结构的示意性剖视图。图25是示出本专利技术第2实施方式的半导体装置的结构的示意性俯视图。图26是示出本专利技术第2实施方式的变形例的半导体装置的结构的示意性俯视图。具体实施方式接着，参照附图对本专利技术的实施方式进行说明。在以下的附图的记载中，对相同或类似的部分赋予相同或类似的标号。但是，附图是示意性的，需要留意各层的厚度的比例等与现实不同。因此，具体的厚度或尺寸需要参照以下的说明来进行判断。并且，在附图彼此之间当然也包含彼此的尺寸关系或比例不同的部分。并且，以下所示的实施方式例示了用于将本专利技术的技术思想具体化的装置或方法，本专利技术的实施方式的构成部件的材质、形状、构造、配置等并不限于下述的内容。能够在权利要求的范围内对本专利技术的实施方式施加各种变更。(第1实施方式)如图1所示，本专利技术第1实施方式的半导体装置1具有形成有半导体元件的元件区域101和配置在元件区域101的周围的外周区域102。半导体装置1具有：第1导电型的第1半导体区域(漂移区域10)，其遍及元件区域10本文档来自技高网...

【技术保护点】
一种半导体装置，其具有形成有半导体元件的元件区域和配置在所述元件区域的周围的外周区域，该半导体装置的特征在于，具有：第1导电型的第1半导体区域，其遍及所述元件区域和所述外周区域地延伸；以及第2导电型的第2半导体区域，其与所述第1半导体区域之间构成配置有pn结的超结构造，与所述元件区域中的第2导电型的所述第2半导体区域的杂质总量相对于第1导电型的所述第1半导体区域的杂质总量的杂质总量比相比，所述外周区域中的所述杂质总量比更接近1。

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其具有形成有半导体元件的元件区域和配置在所述元件区域的周围的外周区域，该半导体装置的特征在于，具有：第1导电型的第1半导体区域，其遍及所述元件区域和所述外周区域地延伸；以及第2导电型的第2半导体区域，其与所述第1半导体区域之间构成配置有pn结的超结构造，与所述元件区域中的第2导电型的所述第2半导体区域的杂质总量相对于第1导电型的所述第1半导体区域的杂质总量的杂质总量比相比，所述外周区域中的所述杂质总量比更接近1。2.根据权利要求1所述的半导体装置，其特征在于，在所述外周区域和所述元件区域的一方中，所述第2半导体区域在深度方向上为恒定的宽度，在所述外周区域和所述元件区域的另一方中，所述第2半导体区域沿着深度方向具有宽度与所述恒定的宽度相同的区域和宽度与所述恒定的宽度不同的区域。3.一种半导体装置，其具有形成有半导体元件的元件区域和配置在所述元件区域的周围的外周区域，该半导体装置的特征在于，具有：第1导电型的第1半导体区域，其遍及所述元件区域和所述外周区域地延伸；以及第2导电型的第2半导体区域，其在所述第1半导体区域的内部相互分开地排列成与所述第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有所述pn结的超结构造，所述第2半导体区域的上部的宽度在所述元件区域和所述外周区域中相同并且所述第2半导体区域的下部的宽度在所述元件区域和所述外周区域中不同，使得与所述元件区域相比，在所述外周区域中第2导电型的杂质总量相对于第1导电型的杂质总量的杂质总量比更接近1。4.一种半导体装置，其具有形成有半导体元件的元件区域和配置在所述元件区域的周围的外周区域，该半导体装置的特征在于，具有：第1导电型的第1半导体区域，其遍及所述元件区域和所述外周区域地延伸；以及第2导电型的第2半导体区域，其在所述第1半导体区域的内部相互分开地排列成与所述第1半导体区域之间分别形成沿着膜厚方向延伸的pn结，从而构成周期性地配置有所述p...

【专利技术属性】
技术研发人员：大森宽将，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：日本,JP