经由不同的时钟来访问数据制造技术

示例涉及一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的方法，其包括以下中的至少一个：在当第一时钟处于第一逻辑状态时的时间期间经由第二时钟访问第一域的数据。指示从第二逻辑状态到第一逻辑的转变的边沿被用于经由第一时钟访问数据，或者在与第二时钟的边沿同步的第一时钟的边沿处经由第二时钟访问第一域的数据。

【技术实现步骤摘要】
经由不同的时钟来访问数据
本专利技术的实施例尤其涉及经由不同的处理单元对数据的有效访问，其中处理单元中的每个可以由非同步的时钟驱动。
技术实现思路
本专利技术的实施例经由使用第二时钟的第二域全部访问使用第一时钟的第一域的数据。第二时钟可以尤其以与第一时钟相比较更高的频率来操作。第一实施例涉及一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的方法。对数据的访问以在第一时钟与第二时钟之间的定义的相位关系来发生。第二实施例涉及一种访问数据的设备。第一域包括第一时钟和用于存储数据的至少一个存储器，并且第二域包括第二时钟和第二处理单元。第一时钟和第二时钟被设定为用于访问数据的定义的相位关系。第三实施例涉及一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的设备。第一域包括第一时钟和用于存储数据的至少一个存储器，并且第二域包括第二时钟和第二处理单元。还提供了用于将第一时钟和第二时钟设定为用于访问数据的定义的相位关系的单元。第四实施例涉及一种可直接加载到数字处理设备的存储器中的计算机程序产品。计算机程序产品包括用于执行本文中描述的方法的步骤的软件代码部分。附图说明参考附图示出并说明了实施例。附图用于图示基本原理，使得仅仅图示了用于理解基本原理必要的方面。附图不是按比例绘制的。在附图中，相同的附图标记表示类似的特征。图1示出了包括提供总计例如100kHz的时钟信号的待用振荡器和提供总计例如66MHz的时钟信号的主振荡器的示意性框图，其中第一域的数据能由待用振荡器和主振荡器访问；以及图2示出了用于经由两个振荡器对第一域的数据的有效访问的备选实施例的示意图。具体实施方式在许多控制系统中，在当控制系统的活动较低时的时间期间，存在保存能量的需要。因此，系统体系结构被拆分成两个域。第二域被用于以正常模式操作控制系统，在正常模式中所需要的功能、模块和计算性能以高时钟频率操作；这还被称为“快域”或“核心域”。第一域(还被称为“慢域”或“待用域”)可以提供功能的精简的集合并且可以因此以与第二域的频率相比较低的频率来进行时钟控制。第一(“慢”)域可以包含以该第一域的较低频率操作的功能单元(例如，计时器、通信接口、等等)。然而，这些功能单元可以致力于当第二(“快”)域例如出于省电原因而被关闭时继续操作。功能单元要求来自第二域的处理单元的配置和控制数据并且可以将状态信息递送到该处理单元。另外，如果第二域被配置为被关闭(例如，掉电)，则第一域可以包括用于存储必须“存活”第二域的掉电时间段的信息的存储器。来自以第二域的时钟操作的处理单元的数据访问(读或写)可以因此必须被移交到位于第一域中的以第一域的时钟的较慢速度操作的功能单元或存储器。在许多体系结构中，快域可以进入省电状态，其中其根本不进行时钟控制或甚至其中其功率供应被减少或关闭。另一方面，慢(低功率)域(待用域)可以在快域(核心域)处于这种省电状态时可操作(供应和时钟控制)。因此，待用域可以具有独立于(快)核心域的时钟发生器的时钟发生器。在许多应用中，待用域的时钟发生器可以以从例如32kHz到200kHz的范围的频率操作，然而核心域时钟可以在例如高于20MHz的MHz范围中操作。在正常操作期间，即当两个域运行时，可以存在用于由位于核心域内的处理设备(例如，中央处理单元CPU)访问待用域的寄存器或信号的需要。在各自操作的每个域内，提供对涉及不同的(异步)时钟域的寄存器或信号的访问可能要求同步。这种同步可以由同步器单元来实现，同步器单元可以包括利用接收域的时钟信号来进行时钟控制的串联的两个D触发器。在将来自核心域的值写入到待用域的寄存器或将来自核心的信号移交到待用域的情况下，同步时间，即直到在接收域中可见经同步的信号的时间，可以相当长(基于待用域的较低的时钟速率)。该时间定义接收域的反应时间并且还定义了对其的访问速率。换言之，核心域不能够使用其完全速度来访问较慢的待用域并且必须等待直到较慢的域已经消化了先前的访问。另外，取决于在各域之间传递的信号量，同步器单元的大小及其电流消耗可以变得显著。在核心域随时间被关闭以减少功率消耗的情况下，待用域的对来自核心域的写操作的反应时间可以变成限制因素，因为慢域要求快域保持活动显著不必要长的时间，其增大总体功率消耗。根据示例性解决方案，在慢域与快域之间的数据路径中的许多同步器单元可以通过避免从可以与慢域的时钟边沿冲突的快域对慢域中的信息的任何访问来省略。换言之，快域可以在快域不与由慢域使用的时钟边沿产生干扰的情况下访问慢域的信息。因此，对信息的访问(来自快域的读/写或在各域之间的数据信号交换)可以仅仅在其可能与慢域的时钟边沿冲突时有危险。现在在同步域的背景下描述示例性实施例。根据示例性实施例，慢域不是与快域异步地来进行时钟控制(clocked)的。因此，慢域是以与快域的时钟信号同步的但是以不同时钟频率运行的时钟信号来进行时钟控制的。如果慢域是利用与快域的时钟信号同步的时钟信号来进行时钟控制的，则不需要同步器单元，因为不可能发生冲突。“原始”慢时钟信号可以因此不被用于实际上对时钟域进行时钟控制，但是其可以指示何时将对时钟域进行时钟控制。因此，慢时钟信号可以与快时钟进行同步并且快时钟的一个时钟周期可以被分配给慢时钟域。这可以通过剪掉快时钟的一个时钟脉冲并使用这个作为针对慢时钟域的时钟脉冲来发生。这可以导致两个时钟域被同步，但是以不同的时钟频率运行。在慢时钟域必须在特定模式中由原始慢时钟信号时钟控制的情况下，例如在快时钟域被关闭的情况下，时钟多路复用器可以被用于在慢域的“原始”异步时钟与从快域“剪掉”的同步时钟之间进行选择。时钟多路复用器可以取决于快域的操作模式来配置。图1示出了包括待用振荡器101和主振荡器102的示意性框图,待用振荡器101提供总计例如100kHz的时钟信号以及主振荡器102提供总计例如66MHz的时钟信号。提供功率模式控制单元103以取决于设备的模式(例如，待用模式、完全功率模式、等等)来控制待用振荡器101和/或主振荡器102。待用振荡器101提供在其输出端处的时钟信号CLK_1，并且主振荡器102提供在其输出端处的时钟信号CLK_2。提供同步器单元104，其可以包括串联布置的两个D触发器。同步器单元104具有输入端口D和输出端口Q以及时钟端口CLK_sc。时钟信号CLK_1被传达到输入端口D，时钟信号CLK_2被传达到时钟端口CLK_sc。多路复用器106具有两个输入端IN0和IN1、输出端OUT和配置输入端CFG。配置输入端CFG可以被连接到控制单元(例如，功率模式控制单元103或不同的控制单元)。控制单元通过将信号“0”应用到配置输入端CFG来将输入端IN0连接到输出端OUT。控制单元通过将信号“1”应用到配置输入端CFG来将输入端IN1连接到输出端OUT。同步器单元104的输出端口Q被连接到输入端IN1，时钟信号CLK_1被连接到输入端IN0。在多路复用器106的输出端OUT处，提供以下信号：如果配置输入端CFG为0，则待用域与核心域是异步的，并且核心域可以被关闭。如果配置输入端CFG为1，则待用域与核心域是同步的，待用振荡器的时钟频率被用于访问数据。在该示例中，待用域被配置为运行慢时钟频率。因此，通过选择多路复用器10本文档来自技高网...

【技术保护点】
一种方法，包括：经由第二时钟访问由第一时钟驱动的第一域的数据；其中对所述数据的所述访问以在所述第一时钟与所述第二时钟之间的定义的相位关系来发生。

【技术特征摘要】
2015.12.01 US 14/956,2221.一种方法，包括：经由第二时钟访问由第一时钟驱动的第一域的数据；其中对所述数据的所述访问以在所述第一时钟与所述第二时钟之间的定义的相位关系来发生。2.根据权利要求1所述的方法，其中所述第一时钟是与所述第二时钟异步的。3.根据权利要求1所述的方法，其中所述第一时钟具有比所述第二时钟更低的频率。4.根据权利要求3所述的方法，其中所述第一时钟具有第一周期时间，并且所述第二时钟具有第二周期时间；其中所述第一周期时间包括第一逻辑电平的第一时间间隔和第二逻辑电平的第二时间间隔；其中所述第一时间间隔大于所述第二周期时间；并且其中所述第二时间间隔大于所述第二时钟的所述第二周期时间。5.根据权利要求1所述的方法，其中所述第二时钟确定对第二域的数据的访问或对所述第一域的数据的快速访问。6.根据权利要求1所述的方法，其中所述第一时钟在所述第二时钟被禁用时被启用。7.根据权利要求1所述的方法，其中所述第一域包括由所述第一时钟驱动的处理单元和所述处理单元能访问的存储器。8.根据权利要求7所述的方法，其中第二域包括由所述第二时钟驱动的第二处理单元，所述第二处理单元被布置为访问所述第一域的所述存储器。9.根据权利要求7所述的方法，其中所述第一域的所述数据被存储在所述存储器内。10.根据权利要求1所述的方法，其中所述第一时钟被用于在所述第二时钟被关闭的情况下访问所述第一域的所述数据。11.根据权利要求1所述的方法，其中基于所述第一时钟来确定所述第二时钟的周期，其中所述第二时钟的所述周期被用于访问所述第一域的所述数据。12.根据权利要求11所述的方法，其中所述第一时钟的边沿或所述第一时钟的电平被用于选择所述第二时钟的边沿。13.根据权利要求12所述的方法，其中所述边沿是上升沿。14.根据权利要求1所述的方法，还包括：在当所述第一时钟已经从第二逻辑状态改变为第一逻辑状态时的时间期间，经由所述第二时钟访问所述第一域的所述数据，其中所述第一域的所述数据在所述第一时钟已经从所述第二逻辑状态改变为所述第一逻辑状态之后的预定时间量之后经由所述第二时钟来访问。15.根据权利要求14所述的方法，其中所述第一逻辑状态对应于逻辑“0”，并且所述第二逻辑状态对应于逻辑“1”，或者所述...

【专利技术属性】
技术研发人员：J·巴伦舍恩，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利,AT