用于双数据率定时的时钟等待时间补偿电路制造技术

提供一种时钟等待时间电路、方法和系统，它使数据按照系统时钟的上升沿和下降沿同步。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
与集成电路有关的数据输出转移以与到该集成电路的系统时钟同步的方式发生，这点是很重要的。所说的集成电路例如存储器(动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))或者其他定时要求严格的器件。经常用时钟对数据等待时间描述数据输出与系统时钟缺乏同步。在过去通过应用延迟锁相环(DLL)，已提出等待时间问题，DLL用附图说明图1的原理图说明。在DLL中，相位比较器2控制延迟线4，从而使时钟信号CKin和CKout之间的相位差为零。当信号CKin和CKout之间的延迟是K*T时，由延迟线4提供的时间延迟得以稳定，此处T是时钟信号CKin的周期，K是自然数。为清除时钟对数据等待时间，早先的技术方案中通常参考时钟的上升沿操作。对于时钟下降沿的等待时间问题未被提出。因而，这种方案不适宜于双数据率的应用，例如，有关双数率同步动态随机存取存储器(DDR SDRAM)的应用。存在为双数据率应用固有的时钟对数据等待时间进行补偿的需要。图1为常规延迟锁相环路(DLL)的原理图。图2为本专利技术最佳实施例的原理图的说明。图3为图2电路工作时的时序图的说明。参考号数和符号已预先附带。本专利技术通过实施本文档来自技高网...

【技术保护点】
用于与至少一个集成电路相关联的系统的时钟对数据等待时间补偿电路包括：一个接收机，所说的接收机是可用来接收一系统时钟信号和输出第一时钟信号和第二时钟信号；延迟电路是可用来接受所说的第一和第二时钟信号和输出相对于所说的第一和第二时钟信号的时移时钟信号；和一相位比较器，可用来控制所说延迟线电路，与在所说的第一和第二时钟信号以及所说的第一和第二时钟信号相对应的所说的时移信号之间的相移的检测有关。

【技术特征摘要】
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【专利技术属性】
技术研发人员：JM多尔图，AM楚，
申请(专利权)人：西门子公司，国际商业机器公司，
类型：发明
国别省市：DE[德国]