相变存储器及其数据读取及写入方法技术

本发明专利技术公开了提供一种读取数据的存储器及其数据读取及写入方法，该存储器包含数据端口、第一存储器及第二存储器。数据端口包含并联设置的B个传输器，在一频率的上升缘及下降缘传送数据。第一存储器包含第一数据总线，第一数据总线包含N条线并联的传送N个位。第二存储器包含第二数据总线，第二数据总线包含N条线并联的传送N个位。存储器包含一数据路径控制器，设置于第一存储器以及第二存储器之间并连接到数据端口。其中，在上升缘，数据分配器将包含B个位的第一数据区段从第一数据总线分配到数据端口，并在下降缘，数据分配器将包含B个位的第二数据区段从第二数据总线分配到数据端口。

【技术实现步骤摘要】

本专利技术涉及一种可达到高读取/写入速率的存储器阵列架构。本专利技术可应用于相变存储器(Phasechangememory，PCM)架构，并可使用一双倍数据率接口达成高读取/写入速率。
技术介绍
储存级存储器(Storageclassmemory，SCM)最近受到越来越多的关注，因为储存级存储器可改善效能并降低计算机系统的功率消耗(参考文献RichFreitas，et.al.，“StorageClassMemory，thenextstoragesystemtechnology”，IBMJ.RES.&DEV.VOL.52NO.4/5，pp.439-447，2008)。通常SCM基于随机存取速率被分为多个不同种存储器类型。举例来说，SCM被分为M型存储器和S型存储器。M型SCM存储器的效能接近DRAM。相对的，S型SCM存储器的效能接近一硬盘。NAND型闪存和三维(3D)NAND型闪存被广泛地使用，或被考虑使用作为S型SCM，但NAND型闪存和三维(3D)NAND型闪存技术可能无法达到最近的M型SCM(例如DRAM)的效能和持久性需求。然而，DRAM是一易失性存储器技术，因此有需要提供一种非发性存储器技术能操作在M型SCM的需求的效能规格。考虑上述情况，已经出现下面几种可作为M型SCM的应用的候选：(1)相变存储器(PCM)，(2)包含过渡金属氧化层的电阻式随机存取存储器(resistiverandom-accessmemory，ReRAM)，(3)自旋转移力矩磁力随机存取存储器(spintransfertorquemagneticRAM，STTMRAM)。在这些存储器中，相变存储器是最成熟的且最有希望作为M型SCM的应用的非易失性存储器技术。在相变存储器中，每一存储器单元包含一相变材料。相变材料可在一结晶的相位和一非结晶的相位之间改变。非结晶的相位特征在于相较于结晶的相位具有较高的电阻抗。在相变存储器的操作期间，通过相变存储器的一存储器单元的一电流脉冲可设定和复位相变材料的一有源区域之中的固态相位(即电流脉冲可被用来使相变材料在高电阻抗的一结晶的相位和低电阻抗的一非结晶的相位之间改变)。在此文中，从非结晶的相位改变到结晶的相位被称为一设定操作，设定操作可通过施加一电脉冲到相变材料而被执行。电脉冲可包含一初始尖峰电流，接着在此脉冲期间降低电流以使相变材料慢慢冷却到结晶的相位。在此文中，从结晶的相位改变到非结晶的相位被称为一复位操作，复位操作可通过施加一短且高电流的电脉冲到相变材料而被执行。电脉冲可包含一初始尖峰电流，接着在此脉冲期间降低电流以使相变材料的结晶的相位结构融化或崩溃。之后，相变材料快速冷却(相变材料被淬火(quenched))。这种相变材料的抑制使至少一部份的相变材料稳定在非结晶的相位。如之前解释过的，为了达到例如一计算装置的工作存储器的相似效能，M型SCM的一读取/写入频宽和延迟需要尽可能的接近DRAM。然而，因为相变存储器改变相对比较慢且相变存储器通常使用一较低效能的非易失性存储器界面和阵列架构，直到最近相变存储器都不是M型SCM的一个好的候选。举例来说，在2012年左右，相变存储器具有约为400MB/s的一读取速度和约为40MB/s的一写入速度(参考文献YoungdonChoi，et.al.，“A20nm1.8V8GbPRAMwith40MB/sProgramBandwidth”，ISSCCDig.Tech.Papers，pp.46-48，2012，以及参考文献HoejuChung，etal.，“A58nm1.8V1GbPRAMwith6.4MB/sProgramBW”，ISSCCDig.Tech.Papers，pp.500-502，2011)，亚不足够作为M-type型SCM。如上所述，DRAM通常被实施在此情形下(作为M-type型SCM的应用)。然而，DRAM是一易失性存储器技术。因此，有需要提供一种可支持较高的速率(例如双倍数据率)的相变存储器和其他非易失性存储器技术的存储器架构。
技术实现思路
一存储器阵列架构被描述以支持一高生产量读取/写入机制。在此文中，此架构的实施例可降低数据瞬时噪声，简化布线布局，满足双倍数据率存取特性，并降低数据线耦接造成的干扰，并降低最短数据路径和最长数据路径之间的时间差。可使用一相变存储器(PCM)和其他种类的可编程电阻式存储器(例如ReRAM等)执行描述如下的此技术。并且，此技术还可延伸到其他类型的存储器。在此文中描述从存储器中读取数据的一存储器和一方法，以及写入数据到存储器的一存储器和一方法。在一实施例中，存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，B个传输器在一传送频率的一上升缘及一下降缘传送数据。进一步的，存储器包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。此外，存储器包含一数据路径控制器，数据路径控制器包含一脉冲电路及一数据分配器。数据分配器由脉冲电路的一输出所控制，数据分配器设置于第一存储器阵列以及第二存储器阵列之间，并连接到数据端口。在此文中，数据分配器可在传送频率的上升缘将包含B个位的一第一数据区段从第一阵列数据总线分配到用于传送的数据端口，并在传送频率的下降缘将包含B个位的一第二数据区段从第二阵列数据总线分配到用于传送的数据端口。在另一实施例中，提供从一存储器读取数据的方法。存储器包含具有一双倍数据率数据通道的一数据端口。存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，B个传输器在一传送频率的一上升缘及一下降缘传送数据。存储器还包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器还包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。存储器还包含一数据路径控制器，数据路径控制器包含一脉冲电路及一数据分配器。数据分配器由脉冲电路的一输出所控制，数据分配器设置于第一存储器阵列以及第二存储器阵列之间，并连接到数据端口。进一步的，此方法包含在传送频率的上升缘使用数据分配器将包含B个位的一第一数据区段从第一阵列数据总线分配到用于传送的数据端口，并在传送频率的下降缘使用数据分配器将包含B个位的一第二数据区段从第二阵列数据总线分配到用于传送的数据端口。在另一实施例中，存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个接收器，其中B为正整数，B个接收器在一接收频率的一上升缘及一下降缘传送数据。进一步的，存储器包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。此外，存储器包本文档来自技高网...

【技术保护点】
一种存储器，包含：一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，该B个传输器在一传送频率的一上升缘及一下降缘传送数据；一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；其中在该传送频率的该上升缘，该数据分配器将包含B个位的一第一数据区段从该第一阵列数据总线分配到用于传送的该数据端口；其中在该传送频率的该下降缘，该数据分配器将包含B个位的一第二数据区段从该第二阵列数据总线分配到用于传送的该数据端口。

【技术特征摘要】
2015.09.11 US 62/217,2801.一种存储器，包含：一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，该B个传输器在一传送频率的一上升缘及一下降缘传送数据；一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；其中在该传送频率的该上升缘，该数据分配器将包含B个位的一第一数据区段从该第一阵列数据总线分配到用于传送的该数据端口；其中在该传送频率的该下降缘，该数据分配器将包含B个位的一第二数据区段从该第二阵列数据总线分配到用于传送的该数据端口。2.如权利要求1所述的存储器，其中设置该数据路径控制器、该第一阵列数据总线及该第二阵列数据总线以使：从该第一存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最大长度与从该第二存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最大长度是实质上相同的：且从该第一存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最小长度与从该第二存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最小长度是实质上相同的。3.如权利要求1所述的存储器，其中该存储器还包含：一地址译码器，其中该地址译码器回应于一页地址从该第一存储器阵列取得N个位并从该第二存储器阵列取得N个位，该页地址包含用于选择2N个位的一页的一页读取指令中辨识的多个地址位；其中该地址译码器的至少一部分被设置在该第一存储器阵列和该第二存储器阵列之间。4.如权利要求1所述的存储器，其中该第一存储器阵列和该第二存储器阵列包含一组互补的半存储器组，以使该第一存储器阵列包含该组互补的半存储器组的一第一半存储器组，且该第二存储器阵列包含该组互补的半存储器组的一第二半存储器组，该组互补的半存储器组的该第一半存储器组耦接到该第一存储器阵列的该第一阵列数据总线的B条线的一组，该组互补的半存储器组的该第二半存储器组耦接到该第二存储器阵列的该第二阵列数据总线的B条线的一组；且该存储器还包含：一地址译码器，其中该地址译码器回应于一存储器组地址从该第一存储器阵列的该第一半存储器组取得B个单元并从该第二存储器阵列的该第二半存储器组取得B个单元，该存储器组地址包含用于选择2B个位的一存储器组的多个地址位。5.一种从一存储器读取数据的方法，其中该存储器包含：一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，该B个传输器在一传送频率的一上升缘及一下降缘传送数据；一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；其中该方法包含：在该传送频率的该上升缘，使用该数据分配器将包含B个位的一第一数据区段从该第一阵列数据总线分配到用于传送的该数据端口；以及在该传送频率的该下降缘，使用该数据分配器将包含B个位的一第二数据区段从该第二阵列...

【专利技术属性】
技术研发人员：龙翔澜，何信义，史考特·刘易士，李察·乔登，
申请(专利权)人：旺宏电子股份有限公司，国际商业机器股份有限公司，
类型：发明
国别省市：中国台湾;71