本发明专利技术能提高非易失性存储介质的使用效率。根据实施方式，存储装置具备第一存储介质、第二存储介质和控制器。与所述第一存储介质相比，所述第二存储介质的访问速度较低。所述控制器将所述第一存储介质的所述存储区域的一部分作为高速缓存区域进行管理，并且将所述高速缓存区域内的小区域分类为第一组、比所述第一组可靠度低的第二组和禁止使用的第三组。所述控制器在所述高速缓存区域写入第一数据的情况下基于所述第一数据是脏数据还是非脏数据来从所述第一组或所述第二组选择写入所述第一数据的小区域。
【技术实现步骤摘要】
【专利说明】本申请基于日本专利申请N0.2014-6878号(申请日:2014年I月17日)并要求其优先权。该在先申请的全部内容通过引用并入此处。
本专利技术涉及。
技术介绍
近年来，开发了具备访问速度及存储容量不同的多种(例如两种)非易失性存储介质的存储装置。作为此类存储装置的代表，已知有混合驱动器。混合驱动器通常具备第一非易失性存储介质和第二非易失性存储介质。第二非易失性存储介质是与第一非易失性存储介质相比访问速度较低且存储容量较大的存储介质。第一非易失性存储介质使用例如NAND闪存那样的半导体内存。公知NAND闪存为每单位容量的单价高但能进行高速访问非易失性存储介质。第二非易失性存储介质使用例如磁盘那样的盘介质。公知盘介质为访问速度低但每单位容量的单价便宜的非易失性存储介质。因此，混合驱动器通常使用盘介质(更具体地，为包括盘介质的盘驱动器)来作为主要的存储器，并使用NAND闪存(更具体地，为比盘介质访问速度高的NAND闪存)来作为高速缓存器。这样，能使混合驱动器整体的访问速度高速化。NAND闪存的存储区域通常分割为一定大小的小区域(在下面称为区块)来使用。通常，在存储于区块的数据标注有纠错编码(ECC)。在从区块(分区)读出数据时，基于ECC来检测该数据的错误，并基于该ECC来纠正错误。即使已纠正了错误，在纠正位(ECC纠正位)的数量超过阈值的情况下，有时也将该区块作为禁止使用的缺陷区块来处理。在数据读出中ECC纠正位数量超过阈值的区块(以下称为第一类型的区块)有可能在随后的数据读出中发生读取错误。但是，第一类型的区块也有可能不引起读取错误。即、第一类型的区块还有能使用的可能性。因此，在将第一类型的区块作为缺陷区块处理的情况下，NAND闪存(即、非易失性存储介质)的使用效率下降。
技术实现思路
本专利技术要解决的问题是提供能进一步提高非易失性存储介质的使用效率的。根据实施方式，存储装置具备:非易失性的第一存储介质、非易失性的第二存储介质和控制器。所述第一存储介质具备包括多个小区域的存储区域。与所述第一存储介质相t匕，所述第二存储介质的访问速度较低且所述第二存储介质的存储容量较大。所述控制器将所述第一存储介质的所述存储区域的一部分作为高速缓存区域进行管理，并且访问所述第一存储介质及所述第二存储介质。所述控制器将高速缓存区域内的所述小区域分类为第一组、比所述第一组可靠度低的第二组和禁止使用的第三组。所述控制器在所述高速缓存区域写入第一数据的情况下基于所述第一数据是没有在所述第二存储介质写入的脏数据还是已经在所述第二存储介质写入的非脏数据来从所述第一组或所述第二组选择写入所述第一数据的小区域。【附图说明】图1是表示实施方式涉及的混合驱动器的典型构成的框图。图2是表示图1所示的NAND闪存的存储区域的典型格式的概念图。图3是表示图1所示的盘的存储区域的典型格式的概念图。图4是表示图2所示的区块管理表的数据结构的例子的图。图5是表示图2所示的擦除计数表的数据结构的例子的图。图6是表示图3所示的数据管理表的数据结构的例子的图。图7是表示同一实施方式的区块状态判断处理的典型步骤的流程图。图8是表示在同一实施方式中在NAND内存写入数据的写入动作的典型步骤的流程图。【具体实施方式】下面参照附图来说明实施方式。图1是表示一个实施方式涉及的混合驱动器的典型构成的框图。混合驱动器具备访问速度及存储容量不同的多种例如两种非易失性存储介质(即、第一非易失性存储介质及第二非易失性存储介质)。在本实施方式中，作为第一非易失性存储介质，使用NAND闪存(以下称为NAND内存)11,作为第二非易失性存储介质,使用磁盘介质(以下称为盘)25。盘25的访问速度及存储容量与NAND内存11的访问速度及存储容量相比访问速度较低且存储容量较大。图1所示的混合驱动器的构成包括:固态驱动器(SSD)那样的半导体驱动器单元10 ;和硬盘驱动器单元(以下称为HDD)那样的盘驱动器单元20。半导体驱动器单元10包括NAND内存11和内存控制器12。内存控制器12根据来自盘驱动器单元20的主控制器22的访问请求(例如，写入请求或读取请求)来控制对NAND内存11的访问。内存控制器12根据第一控制程序来执行该控制。在本实施方式中，NAND内存11由于从主机装置(以下称为主机)对混合驱动器的访问的高速化而用作储存由该主机最近访问的数据用的高速缓存器(高速缓存)。主机将图1所示的混合驱动器用作自身的存储装置。内存控制器12包括:快闪ROM(FROM) 121 ;和随机内存(随机存取存储器)(RAM) 125。FR0M121是能擦写的非易失性内存，用于储存所述第一控制程序。RAM122的存储区域的一部分用作内存控制器12的工作区域。再有，FROMl21及RAM122也可装备于内存控制器12的外部。盘驱动器单元20包括盘单元21、主控制器22、FR0M23和RAM24。盘单元21包括所述盘25和头26。盘25例如在其一个面具备磁记录数据的记录面。头26与盘25的记录面对应地配置。头26用于向25写入数据和从该盘25读取数据。主控制器22经主机接口(存储接口)30与主机连接。主控制器22作为接收从主机传输的信号并向主机传输信号的主机接口控制器发挥功能。具体地，主控制器22接收从主机传输的访问请求(写入请求、读取请求等)。此外，主控制器22控制主机和该主控制器22之间的数据传输。主控制器22还作为根据访问请求(例如，来自主机的写入请求或读取请求)来控制经内存控制器12对NAND内存11的访问和经头26向盘25访问的访问控制器发挥功能。主控制器22根据第二控制程序来执行上述控制。在本实施方式中，第二控制程序储存于FR0M23中。RAM24的存储区域的一部分用作主控制器22的工作区域。内存控制器12及主控制器22构成混合驱动器整体的控制器100。S卩、在本实施方式中，控制器100的功能在半导体驱动器单元10及盘驱动器单元20分别作为内存控制器12及主控制器22而分散。但是，控制器100也可从半导体驱动器单元10及盘驱动器单元20独立地具备。此外，也可以的是，初始程序装入程序(IPL)储存于FR0M23中，第二控制程序储存于盘25中。在该情况下，在混合驱动器的电源接通时，只要主控制器22执行IPL，从而第二控制程序从盘25加载到例如RAM24中即可。图2是表示图1所示的NAND内存11的存储区域的典型格式的概念图。如图当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种存储装置，其特征在于，具备：非易失性的第一存储介质，其具备包括多个小区域的存储区域；非易失性的第二存储介质，其与所述第一存储介质相比访问速度较低且存储容量较大；控制器，其将所述第一存储介质的所述存储区域的一部分作为高速缓存区域进行管理，并且访问所述第一存储介质及所述第二存储介质，所述控制器将高速缓存区域内的所述小区域分类为第一组、比所述第一组可靠度低的第二组和禁止使用的第三组，所述控制器在所述高速缓存区域写入第一数据的情况下基于所述第一数据是没有在所述第二存储介质写入的脏数据还是已经在所述第二存储介质写入的非脏数据来从所述第一组或所述第二组选择写入所述第一数据的小区域。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：茂木康男，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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