高速写入相变存储器及其高速写入方法技术

本发明专利技术涉及一种高速写入相变存储器及其高速写入方法，其包括至少两个相互独立的地址寄存器、数据寄存器、ＳＥＴ驱动电路、列选通器、相变电阻存储阵列、行地址译码器及列地址译码器，可同时对多组对应于不同地址下的相变存储单元进行写入操作，使得数据写入周期小于传统相变存储单元的写入周期，从而提高相变存储器的写入速度。

【技术实现步骤摘要】

本专利技术属于半导体存储^^术领域，涉及一种存储器，尤其涉及一种高速写入相变存储器 及其高速写入方法。 肖辦*相变存储器技术是基于Ovshinsky在20世纪60年代末(Phys. Rev. Lett., 21, 1450~1453, 1968)70年代初(App1. Phys. Lett. ， 18, 254-257， 1971)提出的相变薄膜可以应用于相变存 储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅 晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材的研 究热点也就围绕其器件工艺展开器件的物理机制研究，包括如何减小器件料等。相变存储 器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生 可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出 操作。相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强 震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未 来存储器主流产品和最先成为商用产品的器件。相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲 信号擦操作(RESET),当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔 化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即1态到0 态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温 度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换, 即0态到1态的转换；读操作，当加一个弱的脉冲信号后，通过测量器件单元的电阻 值来读取它的状态。相变存储器也存在着自身的问题需要解决。由于在相变存储器被写入数据的过程中， RESET操作的速度，要快于SET操作的速度，通常来说SET操作时间大致是RESET操作时间的两倍。大部分的相变存储器的写入过程，都是多位数据并行写入，如果多位数据是不同的值, 即，在同一次写操作中部分相变电阻单元需要写入RESET状态，部分相变电阻单元需要写 入SET状态，则会发生RESET操作先结束，等待SET操作完成后，才能进行下一次的数据 并行写入，即相变单元的单次写入时间由最长的SET操作时间决定。本专利技术所要解决的技术问题是提供一种高速写入相变存储器，可同时对多组对应于不同 地址下的相变存储单元进行写入操作，使得数据写入周期小于传统相变存储单元，从而提高 相变存储器的写入速度。为解决上述问题，本专利技术采用如下技术方案 一种高速写入相变存储器，所述高速写入 相变存储器包括地址寄存器和数据寄存器，用于存储多位数据；SET驱动电路，用于同时驱动多位数据的并行写入；列选通器，用于同时选取通多条位线；行地址译码器；列地址译码器；相变电阻存储阵列；由所述列选通器、行地址译码器及列地址译码器控制；读出放大电路；RESET驱动电路；逻辑控制电路；用于控制各个电路之间的连接；其中，所述高速写入相变存储器包括至少两个相互独立的地址寄存器、数据寄存器、SET 驱动电路、列选通器、相变电阻存储阵列、行地址译码器及列地址译码器。作为本专利技术的优选方案之一所述相互独立的地址寄存器、数据寄存器、SET驱动电路、列 选通器、相变电阻存储阵列、行地址译码器及列地址译码器数目为三个。作为本专利技术的优选方案之一该高速写入相变存储器包括一个或三个相互独立的RESET驱 动电路。本专利技术进一步包括一种应用高速写入相变存储器实现高速写入的方法，该方法包括以下步骤步骤一，CS信号控制地址和数据寄存器，CS信号的上升沿触发地址和数据寄存器； 步骤二，将要写入的第一组数据和与之对应的地址，寄存在第一地址和第一数据寄存器中， 并经过一小段时间延迟，待信号稳定后第一 SET驱动电路和RESET驱动电路，同时工作，对 由第一行地址译码器，第一列地址译码器和第一列选通器控制的第一相变存储阵列进行数据 写入；步骤三，当RESET操作完成后，不等待第一SET驱动电路完成写操作，CS信号第二个上 升沿触发第二地址和第二数据寄存器，将第二组要写入的数据和与之对应的地址，寄存在第二地址和第二数据寄存器中，并经过一小段时间延迟，待信号稳定后，第二 SET驱动电路和 RESET驱动电路，同时工作，对由第二行地址译码器，第二列地址译码器和第二列选通器控制 的第二相变存储阵列进行数据写入；步骤四，以此类推，继续连续写入数据。本专利技术提供一种高速写入相变存储器，可同时对多组对应于不同地址下的相变存储单元 进行写入操作，使得数据写入周期小于传统相变存储单元，从而提高相变存储器的写入速度。附闺说明附图说明图1本专利技术高速写入相变存储器结构示意图2本专利技术高速写入相变存储器写入模式下的时序图3本专利技术高速写入相变存储器写入模式下的另一种时序图。具侔实施方式下面结合附图对技术方案的实施作进一步的详细描述本专利技术包括在一个髙速写入相变存储器中使用多个地址寄存器，多套数据寄存器(其中一套数据寄存器可以存储多位数据)，多套相互独立set驱动电路(其中一套set驱动电路可 以同时驱动多位数据的并行写入)，多套相互独立的字线选通器或称列选通器(其中一套列选 通器可以同时选取通多条位线)，相变电阻存储阵列，多套行译码器，多套列译码器，逻辑控 制电路，读出放大电路， 一套或者多套reset驱动电路。为进一步阐明本专利技术的实质性特点和显著的进步，下面通过实施例描述本专利技术 请参照图1所示，本专利技术高速写入相变存储器使用三套地址寄存器，三套数据寄存器， 每套数据寄存器有8位，将要写入相变存储阵列的一字节数据寄存在其中，三套独立的set 驱动电路，每套驱动电路最多支持8位数据的并行写入，三套相互独立的字线选通器，其中 每套列选通器可以同时选取通8条位线接入set驱动电路和reset驱动电路，相变电阻存储 阵列，三套行译码器，三套列译码器，逻辑控制电路，读出放大电路， 一套或者多套reset 驱动电路。本专利技术高速写入相变存储器100,包括行地址译码器101、由1D1R组成的相变单元存储阵 列102 (其中D是指选通二极管，R是指相变电阻单元)，列选通器(字线选通器)和列译码 器103,写驱动电路中的SET驱动电路104， RESET驱动电路105，读出放大电路106，地址和 数据寄存器107，逻辑控制电路108，该电路的主要特点是，在数据写入过程中，在每个地址 并行写入8位数据的平均时间，小于相变存储单元的SET操作时间。本专利技术的存储单元不仅限于1D1R结构，也可以是1T1R等结构。行地址译码器101包括行地址译码器1、行地址译码器2、行地址译码器3，三个行地址 译码器是相互独立的由逻辑控制电路108控制，并且在每一个行地址译码器中，当一根字线 为低电平表示选中，其余字线为高电平，表示不选中。102是由1D1R组成的相变单元存储阵 列(其中D是指选通二极管，R是指相变电阻单元)。103是列选通器1 (字线选通器)和列译 码器l，列选通器2和列译码器2，列选通器3和列译码器3，且列选通器k由列译码器k控 制，k=l，2,3。 104是SET驱动电路1, SET驱动电路2本文档来自技高网...

【技术保护点】
一种高速写入相变存储器，所述高速写入相变存储器包括地址寄存器和数据寄存器，用于存储多位数据和多位地址；　ＳＥＴ驱动电路，用于同时驱动多位数据的并行写入；　列选通器，用于同时选取通多条位线；　行地址译码器；　列地址译码器；　相变电阻存储阵列；由所述列选通器、行地址译码器及列地址译码器控制；　读出放大电路；　ＲＥＳＥＴ驱动电路；　逻辑控制电路；用于控制各个电路之间的连接；　其特征在于：所述高速写入相变存储器包括至少两个相互独立的地址寄存器、数据寄存器、ＳＥＴ驱动电路、列选通器、相变电阻存储阵列、行地址译码器及列地址译码器。

【技术特征摘要】
1.一种高速写入相变存储器，所述高速写入相变存储器包括地址寄存器和数据寄存器，用于存储多位数据和多位地址；SET驱动电路，用于同时驱动多位数据的并行写入；列选通器，用于同时选取通多条位线；行地址译码器；列地址译码器；相变电阻存储阵列；由所述列选通器、行地址译码器及列地址译码器控制；读出放大电路；RESET驱动电路；逻辑控制电路；用于控制各个电路之间的连接；其特征在于所述高速写入相变存储器包括至少两个相互独立的地址寄存器、数据寄存器、SET驱动电路、列选通器、相变电阻存储阵列、行地址译码器及列地址译码器。2. 如权利要求1所述的高速写入相变存储器，其特征在于所述相互独立的地址寄存器、 数据寄存器、SET驱动电路、列选通器、相变电阻存储阵列、行地址译码器及列地址译码器 数目为三个。3. 如权利要求2所述的高速写入相变存储器，其特征在于该高速写入相变存储器包括一个或三个相互独立的RESET驱动电路。4. 一种应用权利要求...

【专利技术属性】
技术研发人员：富聪，宋志棠，蔡道林，封松林，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]