一种IGBT并联动态均流电路及控制方法技术

本发明专利技术提供一种IGBT并联动态均流电路及控制方法，所述电路包括全局驱动延时控制模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈控制电路和延时信息收发电路；IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，输出端分别连接本地反馈控制电路的输入端；本地反馈控制电路的输出端连接对应的IGBT的栅极；本地反馈控制电路用于调节向对应的IGBT发送的驱动信号的幅值大小；所述的全局驱动延时控制模块用于根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。

【技术实现步骤摘要】

本专利技术涉及电力电子
，具体为一种IGBT并联动态均流电路及控制方法。
技术介绍
绝缘栅双极性晶体管(IGBT)由于结合了电力场效应管(MOSFET)和电力晶体管的优势，具有输入阻抗高，驱动功率小，开关特性好等优点，是一种理想的全控型器件，在电力电子设备中得到了广泛的应用。但是，对于高压大功率的电力电子设备，单只IGBT的电流等级无法满足设备的要求，这使得将多只IGBT并联起来作为一个基本单元成为一个有效的选择。IGBT并联应用的关键是确保在各个IGBT在开关动态时的电流均衡，以免发生严重过流损坏。造成IGBT并联不均流的原因主要包括IGBT自身参数的不一致以及IGBT的开关延迟的不一致两方面。IGBT自身参数的不一致会导致各个并联IGBT的开关特性(例如开通、关断延时，开通、关断过程中的电流变化率dice/dt)有所差异，因而导致各并联开关管的动态电流不均衡。另外，驱动信号延迟时间的不同会造成先开通以及先关断的IGBT上承受更高的动态电流，从而产生IGBT并联动态不均流问题。因此，IGBT并联应用的核心问题是动态均流问题。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种IGBT并联动态均流电路及控制方法，能够实现动态均流，准确进行延时补偿，开关频率稳定，尤其适用于需要IGBT并联的电力电子设备。本专利技术是通过以下技术方案来实现：一种IGBT并联动态均流电路，包括全局驱动延时控制模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈控制电路和延时信息收发电路；IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，全局驱动延时控制模块的输出端分别连接本地反馈控制电路的输入端；本地反馈控制电路的输出端连接对应的IGBT的栅极；所述的本地反馈控制电路根据采集到的反馈信号以及全局驱动延时控制模块发出的参考信号调节向对应的IGBT发送的驱动信号的幅值大小；所述的延时信息收发电路用于采集对应IGBT的开断时间；所述的全局驱动延时控制模块根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。优选的，所述本地反馈控制电路包括依次连接在对应IGBT射极的反馈信号采集电路、反馈与参考信号比较电路、调节器以及主驱动电路；主驱动电路的输出端连接对应IGBT的栅极。进一步，反馈信号采集电路采用IGBT辅助射极与射极之间的寄生电感或接入辅助射极与射极之间电感。进一步，所述反馈与参考信号比较电路包括运算放大器，与反馈信号相连的电阻RI及与参考信号相连的电阻RR，两个电阻的另一端均与运算放大器正输入端相连；所述调节器包括与反馈与参考信号比较电路共用的运算放大器，与运算放大器负输入端相连，另一端连参考电位的电阻RC1，以及一端连接运算放大器负输入端，另一端连接运算放大器输出端的串联RC支路。进一步，所述主驱动电路包括若干组由三极管或MOS等功率半导体器件组成的推挽放大电路及栅极电阻，若干组推挽放大电路并联后连接栅极电阻。优选的，所述延时信息收发电路包括分别设置在全局驱动延时控制模块输入端和输出端的延时采集电路和数模转换器。进一步，所述的延时采集电路包括两组并联的逻辑门及其外围电路；逻辑门G1的外围电路包括连接在逻辑门G1输出端的输出电阻Ro1，连接在逻辑门G1输入端的输入电阻R12，n极与逻辑门G1正电源端相连、p极与逻辑门G1一输入端相连的二极管D11，n极与逻辑门G1另一输入端相连、p极与逻辑门G1参考电位相连的二极管D12，连接在逻辑门G1两输入端与输入电阻R12之间且与正电源端相连的电阻R11；逻辑门G2的外围电路包括连接在逻辑门G2输出端的输出电阻Ro2，连接在逻辑门G2输入端的输入电阻R22，n极与逻辑门G2正电源端相连、p极与逻辑门G2一输入端相连的二极管D21，n极与逻辑门G2另一输入端相连、p极与逻辑门G2参考电位相连的二极管D22，连接在逻辑门G2两输入端与输入电阻R22之间且与正电源端相连的电阻R21。进一步，所述全局驱动延时控制模块采用可编程逻辑门阵列FPGA。进一步，所述可编程逻辑门阵列FPGA的最小延时分辨率为1ns。一种IGBT并联动态均流电路的控制方法，包含以下步骤：步骤1，根据所需集电极电流ice上升或下降斜率确定全局驱动延时控制模块发出的参考信号幅值大小，将此计算出的幅值输入驱动延时控制模块；步骤2，在第M个开关周期，全局驱动延时控制模块通过延时信息收发电路向N只并联的IGBT同时发送幅值等于预设值的参考信号，正参考信号上升沿IGBT开通，负参考信号下降沿IGBT关断；其中，M为大于等于1的正整数，N为大于等于2的正整数；步骤3，本地反馈控制电路接收到正或负参考信号，在反馈与参考信号比较电路中与反馈信号比较后经过调节器，通过主驱动电路驱动IGBT开通或关断；同一时刻，延时采集电路对IGBT的集电极电流ice上升或下降起始时间点进行采集，采集的数据被送入全局驱动延时控制模块中；步骤4，全局驱动延时控制模块通过比较和计算第M个开关周期所有IGBT的开断时间与参考信号发出之间延时，得到不同IGBT开断延时，根据如下公式计算出每一个IGBT参考信号所需补偿的开通或关断发送时间，并根据此时间，计算出在下一个开关周期中各并联IGBT参考信号发送时间；△Ton.x＝Ton-Ton.x，△Toff.x＝Toff-Toff.x；其中，△Ton.x或△Toff.x为各IGBT参考信号所需补偿的开通或关断发送时间，Ton为开通延时基准，Toff为关断延时基准，Ton.x为各IGBT的开通延时，Toff.x为各IGBT的关断延时；步骤5，全局驱动延时控制模块根据下一个开关周期中各并联IGBT参考信号发送时间，通过数模转换器将要求幅值的参考信号输入本地反馈控制电路中，并分别对IGBT发送驱动信号，达到所有IGBT的同时开通或关断，且上升或下降速率相等，从而实现IGBT的动态均流。与现有技术相比，本专利技术具有以下有益的技术效果：1、本专利技术提供的一种IGBT并联动态均流电路及控制方法，以全局驱动延时控制和本地反馈控制的两级控制为核心，可以全局地检测各并联IGBT的驱动延时差异，并在下一个开关周期进行补偿控制，且输入符合要求参考信号调节集电极电流变本文档来自技高网...

【技术保护点】
一种IGBT并联动态均流电路，其特征在于，包括全局驱动延时控制模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈控制电路和延时信息收发电路；IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，全局驱动延时控制模块的输出端分别连接本地反馈控制电路的输入端；本地反馈控制电路的输出端连接对应的IGBT的栅极；所述的本地反馈控制电路根据参考信号以及采集到的反馈信号调节向对应IGBT发送的驱动信号的幅值大小；参考信号由全局驱动延时控制模块发出；所述的延时信息收发电路用于采集对应IGBT的开断时间；所述的全局驱动延时控制模块根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。

【技术特征摘要】
1.一种IGBT并联动态均流电路，其特征在于，包括全局驱动延时控制
模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈
控制电路和延时信息收发电路；
IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输
入端；
全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，
全局驱动延时控制模块的输出端分别连接本地反馈控制电路的输入端；
本地反馈控制电路的输出端连接对应的IGBT的栅极；
所述的本地反馈控制电路根据参考信号以及采集到的反馈信号调节向对
应IGBT发送的驱动信号的幅值大小；参考信号由全局驱动延时控制模块发
出；
所述的延时信息收发电路用于采集对应IGBT的开断时间；
所述的全局驱动延时控制模块根据采集到的每个IGBT的开断时间，得
到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。
2.根据权利要求1所述的一种IGBT并联动态均流电路，其特征在
于，所述本地反馈控制电路包括依次连接在对应IGBT射极的反馈信号采集
电路、反馈与参考信号比较电路、调节器以及主驱动电路；主驱动电路的输
出端连接对应IGBT的栅极。
3.根据权利要求2所述的一种IGBT并联动态均流电路，其特征在
于，反馈信号采集电路采用IGBT辅助射极与射极之间的寄生电感或接入辅
助射极与射极之间电感。
4.根据权利要求2所述的一种IGBT并联动态均流电路，其特征在
于，所述反馈与参考信号比较电路包括运算放大器，与反馈信号相连的电阻
RI及与参考信号相连的电阻RR，两个电阻的另一端均与运算放大器正输入
端相连；
所述调节器包括与反馈与参考信号比较电路共用的运算放大器，与运
算放大器负输入端相连，另一端连参考电位的电阻RC1，以及一端连接运算
放大器负输入端，另一端连接运算放大器输出端的串联RC支路。
5.根据权利要求2所述的一种IGBT并联动态均流电路，其特征在于，
所述主驱动电路包括若干组由三极管或MOS功率半导体器件组成的推挽放
大电路及栅极电阻，若干组推挽放大电路并联后连接栅极电阻。
6.根据权利要求1所述的一种IGBT并联动态均流电路，其特征在于，
所述延时信息收发电路包括分别设置在全局驱动延时控制模块输入端和输出
端的延时采集电路和数模转换器。
7.根据权利要求6所述的一种IGBT并联动态均流电路，其特征在于，
所述的延时采集电路包括两组并联的逻辑门及其外围电路；
逻辑门G1的外围电路包括连接在逻辑门G1输出端的输出电阻Ro1，连
接在逻辑门G1输入端的输入电阻R12，n极与逻辑门G1正电源端相连、p
极与逻辑门G1一输入端相连的二极管D11，n极与逻辑门G1另一输入端相
连、...

【专利技术属性】
技术研发人员：卓放，陈颖，张帆，潘文婕，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：陕西;61