逐次逼近型模数转换器制造技术

本发明专利技术提供了一种基于比较器逻辑的减小数字逻辑延迟的单通道高速逐次逼近型模数转换器。该逐次逼近型模数转换器利用开关控制逻辑和最低位半参考电平比较技术将传统SAR ADC所需要的单位电容数从2N降低到2N-2，进而可以降低SAR ADC的功耗和芯片面积，同时，其采用一种比较器控制逻辑来去减小反馈环路上的数字延时，进而提高了SARADC的转换速率，并且避免了额外的失调电压校正电路。本发明专利技术可应用在传感器信号检测和数据通信系统中，具有电路结构简单、功耗小、面积小、集成度高等优点。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及一种基于比较器逻辑减小延迟的逐次逼近型模数转换器。
技术介绍
随着现代社会科技日益飞速发展，人们对数字化技术的需求越来越高。更小的面积，更低的功耗以及更高的集成度已经成为现代人们对数字信号处理系统普遍追求的目标。随着集成电路工艺节点的不断进步，这些目标在集成电路的数字信号处理芯片中也被逐步的实现。其中英特尔(Intel)在2015年 ISSCC(Internat1nal Solid-State CircuitsConference)会议上提出的Xeon系列处理器采用22nm的CMOS工艺，工作频率可以到3.8GHz，面积仅为31.9mmX20.8mm，在这么小的芯片面积上集成了 55.6亿的管子数目，比起初奔腾II系列的Xeon处理器有了质的飞跃。然而由于较大寄生电容和寄生电感等非理想因素的存在，集成电路外围电路速度的提升并不如其内部电路速度提升的幅度快，且外围电路的功耗效率也相对较低。作为模拟信号到数字信号转换的关键模块，模数转换器(ADC)的功耗和速度直接决定了整个处理器外围电路的功耗效率和所能处理的信号带宽。因此如何实现高速模拟信号到数字信号的转换是现代高速信号处理的关键和挑战。逐次逼近型模数转换器(SAR ADC)作为奈奎斯特模数转换器的一大分支，因其电路结构简单，功耗小，且易于集成的特点而被广泛应用于移动便携设备、电池供电仪表、工业控制、数据采集系统以及生物医学仪器中。然而传统的SAR ADC因为逐次逼近的工作逻辑而被局限于中低速的应用场合。高速的应用领域则由Flash和流水线类型的ADC所占据。可是随着工艺节点的不断进步，实现具有较好功耗效率，且高性能的流水线或者是Flash类型ADC的难度在不断的增加。与之形成明显对比的是SAR ADC随着工艺节点的进步其性能却在不断的攀升，更小的功耗，更小的芯片面积，以及更高的转换速率。未来逐次逼近类型的ADC大有统领整个奈奎斯特类型ADC应用领域的趋势。为了实现N位的转换精度，传统的SARADC需要2N个单位电容，大的电容阵列会导致较高的功耗和较低的转换速率。并且传统SAR ADC中比较器的比较结果需要经过一定量的数字控制逻辑再送到二进制电容阵列，这会在ADC的转换过程中引入较大的数字逻辑延迟，进而降低ADC的转换速率。为了解决传统SAR ADC所存在的前述问题，参考文献I提出了一种基于改进反馈环路延时的方法。该方法通过采用多个量化器(MSB-LSB)来实现反馈控制，电路原理图如图1中(a)所示，每一个量化器去控制产生一位二进制位，每一个量化器的控制时钟由前一个量化器完成量化后经一定的延迟(Ready)来产生，该延迟的取值不小于电容阵列DAC建立的延迟时间。由于消除了数字电路的延迟时间，因而整个转换时间仅由6个比较器比较和延迟时间以及采样时间所决定，如图1中(b)所示。此种传统的逐次逼近型模数转换器存在如下技术缺陷:(I)传统的开关控制逻辑由于需要较多的单位电容而导致较大的功耗和芯片面积；(2)由于工艺误差和失配因素的存在，多个量化器结构会因为量化器之间失调电压的不同而需要额外的校正电路或者是校正时钟相，进而增加系统的功耗或者是降低系统的转换速率；(3)下极板采样会因为额外的电荷再分配相而降低整个转换器的转换速率。此外，为了减少电容的数目，参考文献2提供了一种低功耗逐次逼近型模数转换器，其开关电容网络包括比输出二进制编码数量少一个的电容对，通过对开关的时序全新安排及在比较过程中引入共模电平Vcm，省去了传统逐次逼近型模数转换器开关电容网络中的补偿电容，达到了 N-1个电容对实现分辨率为N位的效果，从而降低了芯片面积和功耗，同时降低了共模抖动。然而，由于每个电容都需要对应的引入一个Vm的接口，进而需要更多的开关数目，且因为Vm需要驱动较大的电容负载而会使得V。?>驱动电路的潜在功耗较大。参考文献1:T.Jiang, ff.Liu, F.Y.Zhong，C.Zhong，K.Hu, and P.Y.Chiang，“ASingleChannel，1.25-GS/s,6-bit,6.08-mff Asynchronous Successive-Approximat1nADC with Improved Feedback Delay in 40-nm CMOS，，，IEEE J.Solid-State Circuits，vol.47，n0.10，Oct.2012 ;参考文献2:CN 103166644A
技术实现思路
(一 )要解决的技术问题鉴于上述技术问题，本专利技术提供了一种逐次逼近型模数转换器，以降低芯片功耗和面积，提高转换效率。(二)技术方案本专利技术逐次逼近型模数转换器包括:开关电容网络、动态比较器和比较器逻辑电路。该开关电容网络包括:正相开关电容网络和反相开关电容网络；正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，均包括N-1个电容；差分输入信号的第一输入端(Vip)经过正相开关电容网络后，连接至动态比较器的第一输入端。差分输入信号的第二输入端(Vin)经过反相开关电容网络后，连接至动态比较器的第二输入端。比较器逻辑电路包括N个比较器；该N个比较器的第一输入端共同连接至动态比较器的第一输出端，第二输入端共同连接至动态比较器的第二输入端；其中，由前N-1个比较器的第一输出端输出的信号(Dp…、Dim)作为控制逻辑输出至负相开关电容网络，作为其N-1个电容的开关控制信号；由前N-1个比较器的第二输出端输出的信号(DB1'…、DBnJ作为控制逻辑输出至正相开关电容网络，作为其N-1个电容的开关控制信号。(三)有益效果从上述技术方案可以看出，本专利技术逐次逼近型模数转换器具有以下有益效果:(I)利用开关控制逻辑和最低位半参考电平比较技术将传统SAR ADC所需要的单位电容数从2N降低到2 N_2，进而可以降低SAR ADC的功耗和芯片面积；(2)采用一种比较器控制逻辑来去减小反馈环路上的数字延时，进而提高了 SARADC的转换速率，并且避免了额外的失调电压校正电路；(3)通过采用电容阵列的上极板采样技术，避免了传统SARADC中下极板采样所需要的电荷再分配相；(4)通过采用异步时钟控制逻辑提高了逐次逼近型模数转换器的转换速率；(5)相比于参考文献2所提供的技术方案，本专利技术所提出的技术方案通过对电容阵列开关时序的合理控制以及在转换过程中通过最低位引入一半参考电压的比较方式，将传统的逐次逼近型模数转换器的整体电容阵列的大小降低了 75%。并且没有增加过多的控制开关数目和相应的驱动电路，进而控制了功耗的增加。【附图说明】图1A为现有技术I逐次逼近型模数转换器的电路原理图和时序关系图；图2为根据本专利技术实施例逐次逼近型模数转换器的结构示意图；图3为图2所示逐次逼近型模数转换器中开关电容网络中正相开关电容网络的结构示意图；图4为图2所示逐次逼近型模数转换器中动态比较器的结构示意图；图5为图2所示逐次逼近型模数转换器中比较器逻辑电路的结构示意图；图6为图2所示逐次逼近型模数转换器的工作时序图。【具体实施方式】本专利技术针对高速模拟信号到数字信号转换的应用场合，提出了一种基于比较器逻辑的减小数字逻辑延迟的单通道本文档来自技高网...

【技术保护点】
一种逐次逼近型模数转换器，其特征在于，包括：开关电容网络、动态比较器和比较器逻辑电路；开关电容网络包括：正相开关电容网络和反相开关电容网络；其中，正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，均包括N‑1个电容；差分输入信号的第一输入端(VIP)经过正相开关电容网络后，连接至动态比较器的第一输入端。差分输入信号的第二输入端(VIN)经过反相开关电容网络后，连接至动态比较器的第二输入端；比较器逻辑电路包括N个比较器；该N个比较器的第一输入端共同连接至动态比较器的第一输出端，第二输入端共同连接至动态比较器的第二输入端；其中，由前N‑1个比较器的第一输出端输出的信号(D1、…、DN‑1)作为控制逻辑输出至负相开关电容网络，作为其N‑1个电容的开关控制信号；由前N‑1个比较器的第二输出端输出的信号(DB1、…、DBN‑1)作为控制逻辑输出至正相开关电容网络，作为其N‑1个电容的开关控制信号；其中，N≥3。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨海钢，辛福彬，刘飞，尹韬，杨元龙，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：北京;11