描述了一种动态随机访问存储装置。第一阵列具有第一多个位线，每个位线耦合到一列存储单元。第二阵列具有第二多个位线，每个位线耦合到一列存储单元。感测放大器能够以开放位线配置选择性地连接到第一多个位线中的至少一个位线以及第二多个位线中的至少一个互补位线。具有与位线预充电电压相对应的电压VBL的电压供应选择性地连接到每个位线。逻辑在读操作期间将每个位线和互补位线选择性地连接到感测放大器和电压供应中的一个。连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。还描述了一种方法。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】描述了一种动态随机访问存储装置。第一阵列具有第一多个位线，每个位线耦合到一列存储单元。第二阵列具有第二多个位线，每个位线耦合到一列存储单元。感测放大器能够以开放位线配置选择性地连接到第一多个位线中的至少一个位线以及第二多个位线中的至少一个互补位线。具有与位线预充电电压相对应的电压VBL的电压供应选择性地连接到每个位线。逻辑在读操作期间将每个位线和互补位线选择性地连接到感测放大器和电压供应中的一个。连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。还描述了一种方法。【专利说明】降低的噪声DRAM感测相关申请的交叉引用及优先权要求本申请要求在2011年10月4日提交的、申请号为61/542986的美国临时专利申请的优先权。
本专利技术总的涉及半导体存储装置，并且更具体地，涉及用于在动态随机访问存储装置中进行感测的方法和设备。
技术介绍
在诸如动态随机访问存储器(DRAM)的许多传统存储系统中，在存储单元中存储二进制数字(位)，并且由指定与给定单元关联的线性地址的处理器来访问该二进制数字(位)。这样的系统提供了对于存储系统的任意部分的快速访问。在DRAM领域，存在用于排列存储单元和位线的两种公知架构，每种架构提供不同的优势和劣势。第一种架构是开放位线架构，通常如图1A和IB所示。图1A所示的排列代表在制造的装置上存储单元、位线和字线关于位线感测放大器的物理布局。有意省略了一些电路以简化该示意图。本领域技术人员应理解，字线可垂直于位线延伸，存储单元可位于每个字线和位线之间的交叉处附近，并且读/写电路耦合到位线。互补位线32和34分别从位线感测放大器33的左侧和右侧向外延伸至存储阵列20和22。诸如感测放大器33的位线感测放大器是本领域公知的，并且通常包括交叉耦合的CMOS晶体管的互补对。位线32和34之间连接有η沟道均衡晶体管(未示出)，用于使这两个位线一起短路，并且该η沟道均衡晶体管具有由位线均衡信号BLEQ控制的栅极。位线32和34、均衡晶体管以及感测放大器33形成一个开放位线对。由位线36和37、均衡晶体管(未示出)和感测放大器38构成的另一个位线对被配置为与第一开放位线对中它们的对应元素相同。如图1A所示，在存储装置中，多个开放位线对以彼此堆叠的方式进行排列，其中连接到感测放大器33的左侧的所有位线是左阵列20的部分，并且连接到感测放大器33的右侧的所有位线是右阵列22的部分。对于DRAM存储器来说，需要在读取所存储的数据之前，通过位线预充电晶体管(未示出)，在从连接到位线的DRAM存储单元读取数据之前，将该位线预充电到中点电位电平该中点电位电平通常是由位线感测放大器使用的高供电电位的一半。这是为了让位线感测放大器在由存储单元存储电容器添加或者移除电荷时检测到位线的电位电平中的小变动。可替换地，可以通过将位线耦合到被校准到期望电位V&的电压供应，来将它们预充电到电位电平Vb1j。将简要地描述用于图1A的开放位线架构的读取和预充电操作。假设在之前的操作中，已经将所有位线预充电到在高和低逻辑电位电平之间的中点电位电平在读操作期间，驱动左阵列或者右阵列的一个字线，来访问连接到相应阵列的每个位线的一个存储单元。未访问的阵列的位线保持在中点电位电平，该中点电位电平是感测放大器在感测所访问阵列的位线上的数据期间使用的参考电位电平。可选地，阵列20、22都包含互补数据，在这种情况下，阵列20、22两者的对应字线被驱动，并且每对互补位线的电位朝相反的方向变化，从而增加了将由感测放大器检测的电位的偏移。当所访问的存储单元的存储电容器耦合到位线时，感测放大器检测该位线的电位电平的偏移，并且放大和锁存该位线的完整CMOS逻辑电位电平。由于感测放大器是交叉耦合的锁存电路，因此在读出数据后，将所访问的位线及其对应的互补位线驱动到相反的逻辑电位电平，并且由于所选择的字线保持激活，因此将完整CMOS电平恢复到每个访问的单元中。接下来再次预充电位线，为下一次读操作做准备。如图1B中可见，开放位线架构允许采用6F2单元设计来高效封装DRAM单元，以减少由存储阵列占用的总面积。然而，当在单个读操作中同时感测阵列的所有位线时，相邻位线之间(尤其是感测相反电位的相邻位线之间)的电容耦合可产生串扰噪声。该串扰可暴露其自身，例如，如果位线上的上升电位拉起相邻电位上的下降电位，或者反过来，从而干扰了感测放大器快速和准确检测要读取的位的能力，这导致增加的访问时间和潜在的读取错误。可以通过采用能够存储更多电荷的较大电容来制造DRAM单元，从而在一定程度上缓解这些错误。然而，这种方法有其自身的缺陷，包括增加的功耗并且限制了 DRAM阵列的尺寸的缩小。开放位线架构的另一个缺点是每个感测放大器必须在两个位线间距内适配，其会使得整个装置的布局具有挑战。第二种架构是折叠位线架构，通常如图2A和2B所示。图2A中所示的排列代表在制造的装置上单元、位线和字线关于位线感测放大器的物理布局。有意地省略了一些电路以简化该示意图。本领域技术人员应理解，字线可垂直于位线延伸，存储单元可位于每个字线和位线之间的交叉处附近，并且读/写电路耦合到位线。互补位线46和47从共享位线感测放大器41的左侧向外延伸到存储阵列50内，并且互补位线48和49从感测放大器41的右侧向外延伸到存储阵列52内。诸如感测放大器41的共享位线感测放大器是本领域公知的，并且通常包括一对交叉耦合的CMOS晶体管的互补对。在位线46和47之间、在位线46和47的相对端处连接有η沟道均衡晶体管(未示出)。类似地，在位线48和49之间、在位线48和49的相对端处连接有η沟道均衡晶体管(未示出)。用于左存储阵列50的均衡晶体管(未示出)具有由左阵列位线均衡信号BLEQ_L控制的栅极，并且用于右存储阵列52的均衡晶体管(未示出)具有由右阵列位线均衡信号BLEQ_R控制的栅极。在典型的阵列中，在一列中排列共享感测放大器和相应的折叠位线对，并且可以并排排列几个列。在图2A中，用于左阵列50的位线46和47以及均衡晶体管位于左阵列50内，并且用于右阵列52的位线48和49以及均衡晶体管位于右阵列52内。类似于开放位线架构，在读取所存储的数据之前对位线进行预充电。将简要描述关于图2A的折叠位线架构的读取和预充电操作。假设在之前的操作中，已经将所有的位线预充电到在高和低逻辑电位电平之间的中点电位电平在读操作期间，驱动左阵列或右阵列的一个字线，以访问连接相应阵列的每个位线(例如位线BLO或BLO*)的一个存储单元，并且关闭对应的均衡控制信号BLEQ_L或BLEQ_R。未被访问的阵列的折叠互补位线，例如BLl和BL1*，保持在预充电的中点电位电平。如果由驱动的字线访问连接到BLO的存储单元,则互补位线BL0*保持在预充电的中点电位电平Vb1j,该中点电位电平是由感测放大器41使用的参考电位电平。因此，如果访问连接到BL0*的存储单元而不是连接到BLO的存储单元，则转变每个位线的角色。此外，如果驱动的字线访问连接到BLl或BLl*的存储单元，则转变两个折叠的位线对的角色。可选地，由位线BLO、BLO*访问的存储单元包含互补数据，在这种情况下，驱动两个互补单元的对应字线，并且每对互补本文档来自技高网...
【技术保护点】
一种动态随机访问存储装置，包括：按行和列排列的存储单元的第一阵列，所述第一阵列包括第一多个位线，每个位线被耦合到所述第一阵列中的一列存储单元；按行和列排列的存储单元的第二阵列，所述第二阵列包括第二多个位线，每个位线被耦合到所述第二阵列中的一列存储单元；多个感测放大器，每个感测放大器能够以开放位线配置选择性地连接到所述第一多个位线中的至少一个位线以及所述第二多个位线中的至少一个互补位线；具有与位线预充电电压相对应的电压VBL的电压供应，所述电压供应能够选择性地连接到所述第一多个位线和所述第二多个位线中的每个位线；以及逻辑，用于在读操作期间将所述第一多个位线中的每个位线和所述第二多个位线中的互补位线选择性地连接到感测放大器和所述电压供应中的一个，使得连接到所述感测放大器的每个位线与同时连接到所述电压供应的位线相邻。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：B·J·崔，
申请(专利权)人：考文森智财管理公司，
类型：发明
国别省市：加拿大;CA
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