移位寄存器单元、栅极驱动电路及显示器制造技术

本申请公开了一种移位寄存器单元、栅极驱动电路及显示器，其中移位寄存器单元包括：第一时钟信号输入端，第四时钟信号输入端，脉冲信号输入端，信号输出端，驱动模块，充放电模块，低电平维持模块和低电平维持使能模块。本申请利用多相时钟信号的交叠，减少低电平维持使能模块的TFT的正电压偏置占空比，引进低电平维持使能模块的TFT的负电压偏置时间；于是减少低电平维持使能模块的阈值电压漂移，提高下拉电路的稳定性。采用本申请的移位寄存器单元构成的栅极驱动电路与像素TFT一起制作于显示面板上，减少了显示面板的外部引脚以及外围芯片的数量，提高了集成化程度。

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路及显示器
本申请涉及一种显示器，尤其涉及一种显示器的栅极驱动电路及移位寄存器单J Li o
技术介绍
基于薄膜晶体管(TFT)的平板显示技术(FPD)是当今显示技术的主流。长期以来，屏上系统集成(System on Panel, SOP) 一直是平板显示领域追求的一个目标。在SOP面板中，显示器周边驱动电路与TFT驱动阵列集成在同一块基板上。相比于采用常规的外置式驱动电路的面板，SOP显示面板上具有如下优点:(I)行、列驱动芯片数量少；(2)行、列驱动芯片与显示面板连接线数量少；(3)显示面板的边框更窄，显示模组将会更加紧凑、美观；(4)可减少引线间的节距对高分辨率显示器实现的限制；(5)显示器的后道封装工序减少。由于SOP的这些优点，显示器的制造成本可大幅度地降低，同时显示器的可靠性将得到提闻。TFT集成的移位寄存器作为SOP的实现中不可缺少的一部分，其主要作用是产生用于行/列驱动电路的所需的移位脉冲信号。对其有两个重要要求:快速度和高稳定性。研究者已经普遍认识到采用栅极电压自举的方式可以增加驱动TFT的驱动能力，克服驱动TFT的阈值电压损失等问题。另一方面，随着TFT技术的进步，尤其是氧化物TFT技术的成熟，器件的迁移率在不断地提高。现在TFT集成的移位寄存器电路的速度已经基本满足SOP的要求。然而现有的TFT移位寄存器仍然不够稳定。在长时间的电压应力作用之后，TFT可能发生电学特性的漂移，主要表现为阈值电压的漂移。这是由于栅介质层的电荷俘获或者有源层以及沟道层与栅介质层界面处产生了陷阱态。于是，移位寄存器的低电平维持电路性能发生退化甚至失效。低电平维持电路一般分为两个部分:低电平维持使能部分和低电平维持部分，其中低电平维持使能部分产生低电平维持部分所需要的使能信号，使得低电平维持部分的TFT能够将输出节点稳定于低电平电压\。传统的低电平维持使能电路部分采用的是二极管连接截取时钟信号的高电压部分，于是低电平维持TFT在时钟信号为高电平时被打开，将输出节点耦合到低电平。而且，在时钟信号变成低电平的时候，还需要额外的TFT关闭低电平维持TFT。但是二极管连接的TFT有可能发生Vt漂移，而且当这些TFT的Vt漂移以后，将造成低电平维持TFT的高电平不足，于是低电平维持失效，驱动使能节点或者输出节点处于悬浮状态。为了改善上述情况，有一种方式是用电容代替二极管连接的TFT，利用电容耦合的方式在时钟信号为高电平时将低电平维持TFT的栅极电压抬高。由于电容的特性相对稳定，所以低电平维持TFT的栅极电位在低电平维持阶段相对稳定。但是，低电平维持TFT的栅极节点上的电容量一般较大，为了将该节点的电位耦合到一定的值，于是要求较大的耦合电容。这不仅会占据较大的版图面积，而且也将增加外围线路的负载和总功耗。因此，以上两种方式均存在各自的困难和不足，设计新的TFT移位寄存器电路，提高其稳定性仍然是一个亟待解决的问题。
技术实现思路
本申请提供一种结构精简、稳定性高的移位寄存器单元，并采用该移位寄存器单元实现集成栅极驱动电路及显示器的设计。根据本申请的第一方面，提供第一种移位寄存器单元，包括:第一时钟信号输入端，用于输入第一时钟信号；第四时钟信号输入端，用于输入第四时钟信号；脉冲信号输入端，用于输入脉冲信号；信号输出端，用于输出脉冲驱动信号；低电平端，用于输入低电平；驱动模块,所述驱动模块连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端充电获得驱动电压后，将第一时钟信号传送到信号输出端，当第一时钟信号为高电平时，驱动模块对所述信号输出端上拉；当第一时钟信号为低电平时，驱动模块对信号输出端下拉；充放电模块，所述充放电模块分别与脉冲信号输入端、第四时钟信号输入端以及驱动模块驱动使能控制端信号连接，响应脉冲信号输入端输入的脉冲信号，给驱动模块的驱动使能控制端充电提供驱动电压，还用于在放电阶段，响应第四时钟高电平信号将驱动丰旲块驱动使能控制端放电；低电平维持使能模块，所述低电平维持使能模块包括第四晶体管和第五晶体管；所述第四晶体管的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号，所述第五晶体管的控制极用于输入第二时钟信号；所述第四晶体管的第一极和所述第五晶体管的第一极分别耦合到第一时钟信号输入端，用于输入第一时钟信号；所述第四晶体管的第二极和所述第五晶体管的第二极分别耦合到低电平维持使能端，用于向所述低电平维持使能端输出低电平维持使能信号；在第二时钟信号或第四时钟信号为高电平的情况下，当第一时钟信号为高电平时，低电平维持使能端输出高电平；低电平维持模块，所述低电平维持模块连接于信号输出端和低电平端之间，并耦合到低电平维持使能端，在低电平维持使能端输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平；所述第二时钟信号和所述第四时钟信号信号互补。根据本申请的第二方面，提供第二种移位寄存器单元，包括:成对的移位寄存器子单元，所述各子单元的电路结构相同，移位寄存器子单元包括:第一时钟信号输入端，用于输入第一时钟信号；第四时钟信号输入端，用于输入第四时钟信号；脉冲信号输入端，用于输入脉冲信号；信号输出端，用于输出脉冲驱动信号；低电平端，用于输入低电平；驱动模块，所述驱动模块连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端充电获得驱动电压后，将第一时钟信号传送到信号输出端，当所述第一时钟信号为高电平时，驱动模块对所述信号输出端上拉；当第一时钟信号为低电平时，驱动模块对信号输出端下拉；充放电模块,所述充放电模块分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块驱动使能控制端信号连接，用于从脉冲信号输入端输入脉冲信号，给所述驱动模块驱动使能控制端充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块驱动使能控制端放电；低电平维持使能模块，所述低电平维持使能模块包括第四晶体管和第五晶体管；所述第四晶体管的控制极用于输入第三扩展时钟信号，所述第五晶体管的控制极用于输入第四扩展时钟信号。所述第四晶体管的第二极和所述第五晶体管的第二极分别耦合到低电平维持使能端，用于向所述低电平维持使能端输出低电平维持使能信号；低电平维持模块，所述低电平维持模块信号输出端和低电平端之间，并耦合到低电平维持使能端，在低电平维持使能端输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平；其中，成对的移位寄存器子单元中的第一子单元的第四晶体管的第一极和第五晶体管的第一极分别耦合到第一扩展时钟信号输入端，用于输入第一扩展时钟信号，在第三扩展时钟信号或第四扩展时钟信号为高电平的情况下，当第一扩展时钟信号为高电平时向低电平维持使能端AP输出高电平；成对的移位寄存器子单元中的第二子单元的第四晶体管的第一极和第五晶体管的第一极分别耦合到第二扩展时钟信号输入端，用于输入第二扩展时钟信号；在第三扩展时钟信号或第四扩展时钟信号为高电平的情况下，当第二扩展时钟信号为高电平时向低电平维持使能端BP输出高电平；所述第一扩展时钟信号与所述第二扩展时钟信号周期相同且互补；所述第三扩展时钟信号与所述第四扩展时钟信号周期相同且互补。根据本申请的第三方本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括：第一时钟信号输入端，用于输入第一时钟信号（VA）；第四时钟信号输入端，用于输入第四时钟信号（VD）；脉冲信号输入端，用于输入脉冲信号（VI1）；信号输出端，用于输出脉冲驱动信号（VO）；低电平端，用于输入低电平（VL）；驱动模块（12），所述驱动模块（12）连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端（Q）充电获得驱动电压后，将第一时钟信号（VA）传送到信号输出端，当所述第一时钟信号（VA）为高电平时，驱动模块（12）对所述信号输出端上拉；当第一时钟信号（VA）为低电平时，驱动模块（12）对信号输出端下拉；充放电模块（11），所述充放电模块（11）分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块（12）驱动使能控制端（Q）信号连接，用于从脉冲信号输入端输入脉冲信号（VI1），给所述驱动模块（12）的驱动使能控制端（Q）充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块（12）驱动使能控制端（Q）放电；低电平维持使能模块（13），所述低电平维持使能模块（13）包括第四晶体管（T4）和第五晶体管（T5）；所述第四晶体管（T4）的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号（VD），所述第五晶体管（T5）的控制极用于输入第二时钟信号（VB）；所述第四晶体管（T4）的第一极和所述第五晶体管（T5）的第一极分别耦合到第一时钟信号输入端，用于输入第一时钟信号（VA）；所述第四晶体管（T4）的第二极和所述第五晶体管（T5）的第二极分别耦合到低电平维持使能端（P），用于向所述低电平维持使能端（P）输出低电平维持使能信号；在第二时钟信号（VB）或第四时钟信号（VD）为高电平的情况下，当第一时钟信号（VA）为高电平时，低电平维持使能端（P）输出高电平；低电平维持模块（14），所述低电平维持模块（14）连接于信号输出端和低电平端之间，并耦合到低电平维持使能端（P），在低电平维持使能端（P）输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平（VL）；所述第二时钟信号（VB）和所述第四时钟信号（VD）信号互补。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括: 第一时钟信号输入端，用于输入第一时钟信号(Va)； 第四时钟信号输入端，用于输入第四时钟信号(Vd)； 脉冲信号输入端，用于输入脉冲信号(V11)； 信号输出端，用于输出脉冲驱动信号(I)； 低电平端，用于输入低电平(\)； 驱动模块(12),所述驱动模块(12)连接于第一时钟信号输入端和信号输出端之间,在其驱动使能控制端(Q)充电获得驱动电压后，将第一时钟信号(Va)传送到信号输出端，当所述第一时钟信号(Va)为高电平时，驱动模块(12)对所述信号输出端上拉；当第一时钟信号(Va)为低电平时,驱动模块(12)对信号输出端下拉； 充放电模块(11)，所述充放电模块(11)分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块(12)驱动使能控制端(Q)信号连接，用于从脉冲信号输入端输入脉冲信号(V11),给所述驱动模块(12)的驱动使能控制端(Q)充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块(12)驱动使能控制端(Q)放电； 低电平维持使能模块(13)，所述低电平维持使能模块(13)包括第四晶体管(T4)和第五晶体管(T5);所述第四晶体管(T4)的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号(VD)，所述第五晶体管(T5)的控制极用于输入第二时钟信号(Vb);所述第四晶体管(T4)的第一极和所 述第五晶体管(T5)的第一极分别耦合到第一时钟信号输入端，用于输入第一时钟信号(Va);所述第四晶体管(T4)的第二极和所述第五晶体管(T5)的第二极分别耦合到低电平维持使能端(P)，用于向所述低电平维持使能端(P)输出低电平维持使能信号；在第二时钟信号(Vb)或第四时钟信号(Vd)为高电平的情况下，当第一时钟信号(Va)为高电平时，低电平维持使能端(P)输出高电平； 低电平维持模块(14)，所述低电平维持模块(14)连接于信号输出端和低电平端之间，并耦合到低电平维持使能端(P)，在低电平维持使能端(P)输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平('); 所述第二时钟信号(Vb)和所述第四时钟信号(Vd)信号互补。2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一(VA)、第二(Vb)和第四时钟信号(Vd)时钟周期相同，且第一时钟信号(Va)和第二时钟信号(Vb)之间以及第一时钟信号(Va)和第四时钟信号(Vd)之间分别具有预设时间的交叠，且第二时钟信号(Vb)的高电平到来时间滞后于第一时钟信号(VA)，第四时钟信号(Vd)的高电平到来时间超前于第一时钟信号(VA)。3.一种移位寄存器单元，其特征在于，包括成对的移位寄存器子单元，所述各子单元的电路结构相同，移位寄存器子单元包括: 第一时钟信号输入端，用于输入第一时钟信号(Va)； 第四时钟信号输入端，用于输入第四时钟信号(Vd)； 脉冲信号输入端，用于输入脉冲信号(V11)； 信号输出端，用于输出脉冲驱动信号(I)； 低电平端，用于输入低电平(\)；驱动模块(A12, B12),所述驱动模块(A12, B12)连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端(AQ，BQ)充电获得驱动电压后，将第一时钟信号(Va)传送到信号输出端，当所述第一时钟信号(Va)为高电平时,驱动模块(A12,B12)对所述信号输出端上拉；当第一时钟信号(Va)为低电平时,驱动模块(A12, B12)对信号输出端下拉； 充放电模块(All, Bll),所述充放电模块(All, Bll)分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块(A12，B12)驱动使能控制端(AQ，BQ)信号连接，用于从脉冲信号输入端输入脉冲信号(Vn)，给所述驱动模块(A12，B12)驱动使能控制端(AQ，BQ)充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块(A12，B12)驱动使能控制端(AQ，BQ)放电； 低电平维持使能模块(A13，B13)，所述低电平维持使能模块(A13)包括第四晶体管(T4)和第五晶体管(T5);所述第四晶体管(T4)的控制极用于输入第三扩展时钟信号(ECKA)，所述第五晶体管(T5)的控制极用于输入第四扩展时钟信号(ECKB);所述第四晶体管(T4)的第二极和所述第五晶体管(T5)的第二极分别耦合到低电平维持使能端(AP，BP)，用于向所述低电平维持使能端(AP，BP)输出低电平维持使能信号； 低电平维持模块(A14, B14),所述低电平维持模块(A14, B14)信号输出端和低电平端之间，并耦合到低电平维持使能端(AP，BP)，在低电平维持使能端(AP，BP)输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平(\); 其中，成对的移位寄存器子单元中的第一子单元的第四晶体管(T4)的第一极和第五晶体管(T5)的第一极分别耦合到第一扩展时钟信号输入端，用于输入第一扩展时钟信号(ECKl)，在第三扩展时钟信号(ECKA)或第四扩展时钟信号(ECKB)为高电平的情况下，当第一扩展时钟信号(ECKl)为高电平时向低电平维持使能端(AP)输出高电平；成对的移位寄存器子单元中的第二子单元的第四晶体管(T4)的第一极和第五晶体管(T5)的第一极分别耦合到第二扩展时钟信号输入端，用于输入第二扩展时钟信号(ECK2);在第三扩展时钟信号(ECKA)或第四扩展时钟信号(ECKB)为高电平的情况下，当第二扩展时钟信号(ECK2)为高电平时向低电平维持使能端(BP)输出高电平；所述第一扩展时钟信号(ECKl)与所述第二扩展时钟信号(ECK2)周期相同且互补； 所述第三扩展时钟信号(ECKA)与所述第四扩展时钟信号(ECKB)周期相同且互补。4.如权利要求3所述的移位寄存器单元，其特征在于，第一时钟信号(Va)和第四时钟信号(Vd)之间有预设时间的交叠，第四时钟信号(Vd)的高电平到来时间超前于第一时钟信号(VA)。5.如权利要求1至4任意一项所述的移位寄存器单元，其特征在于，所述充放电模块(11，All，Bll)包括第一晶体管(Tl)和第三晶体管(T3)； 所述第一晶体管(Tl)的控制极和第一极以及所述第三晶体管(T3)的第一极分别耦合到脉冲信号输入端，所述第一晶体管(Tl)的第二极和所述第三晶体管(T3)的第二极分别耦合到驱动使能控制端(Q，AQ, BQ)，所述第三晶体管(T3)的控制极耦合到第四时钟信号输入端；或者: 所述第一晶体...

【专利技术属性】
技术研发人员：张盛东，廖聪维，胡治晋，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：