制造III/V Si模板的方法技术

本发明专利技术涉及制造单片模板的方法，该模板包含Si晶片，在该Si晶片表面上外延施加有III/V半导体层，该III/V半导体的晶格常数与Si的相差小于10%，所述方法包括以下步骤：A)任选地，使Si晶片表面脱氧，B)任选地，在脱氧的Si晶片表面上外延生长Si层，C)任选地，对该Si晶片表面或该Si层表面进行烘烤步骤和/或蚀刻步骤，D)在350-650℃的晶片温度下，在该Si晶片表面上或者在步骤A)-C)之一的过程中所形成的表面上外延生长III/V半导体层，生长速率是0.1-2μm/h，层厚是1-100nm，E)在500-800℃的晶片温度下，在步骤D)所获得的层上外延生长与步骤D)所施加的III/V半导体相同或者不同的III/V半导体层，生长速率是0.1-10μm/h，层厚是10-150nm。

Method for manufacturing III/V Si template

The invention relates to a method for manufacturing a single template, this template contains the Si chip in the Si on the surface of the wafer is applied III/V epitaxial semiconductor layer, and the lattice constant Si of the III/V semiconductor are less than 10%, the method comprises the following steps: A) optionally, the surface deoxidation of Si chip, B) optionally. In the deoxidation of Si wafer surface epitaxially grown on Si layer, C) optionally, the baking step and / or etching step of the Si wafer surface or the surface layer of Si, D) on the wafer temperature of 350-650 DEG C, on the surface of the Si chip in step A) or -C) formed by a process of the surface of the epitaxial growth of III/V semiconductor layer, the growth rate of 0.1-2 is m/h, thickness is 1-100nm, E) on the wafer temperature of 500-800 DEG C, in step D) obtained by layer epitaxial growth and step D) the same or different III III/V semiconductor applied The growth rate of /V semiconductor layer is 0.1-10 mu m/h, and the layer thickness is 10-150nm.

【技术实现步骤摘要】
【国外来华专利技术】专利
本专利技术涉及，优选在直至300mm(直径)和更大的硅基底上，分别制造ΙΙΙ/VSi模板或白板的方法，涉及通过这样的方法制造的模板和涉及这样的模板的用途。专利技术背景和现有技术 分别在计算机和微芯片工艺中的众多快速进步基于集成电路的单个部件的成功小型化。集成电路简单来说是用于数据加工的半导体部件和无源部件的电子连接，所述部件被制造在硅基底表面的薄晶体层中。集成的电子部件如晶体管、二极管、电阻器和电容器的数量非常大。为了提高微芯片的性能并同时降低制造成本，在每一代新技术中，部件的组装密度都得以明显提高。集成电路的最重要的部件是硅基CMOS逻辑电路，其具有η-或P-MOS-FET晶体管(互补金属氧化物半导体)。具体地，过去几十年中，硅和二氧化硅的物理性能已经使得晶体管尺寸能够明显降低。相应地，微芯片开发中晶体管密度每24个月就能够翻倍。晶体管简单来说是通过外部栅电压(在控制电极处的电压)控制的电阻。这些部件的关键性能特征是高时钟率和运行中的低热耗散。迄今为止，这些性能特征能够通过晶体管的结构缩减来提高。但是，与此同时，单个部件的尺寸是如此小，以至于达到了基础的物理限度，并且进一步的微型化将不会导致改进。同时，除了硅和二氧化硅之外，在这个位置使用了新材料来制造集成电路，所述材料的物理性能导致了部件功能的改进。具体地，讨论了 III/V半导体材料在CMOS工艺中的使用。III/V半导体晶体类由各50%的III族和V族的化学元素组成。各自化学元素的结合性能决定了 III/V半导体化合物的电子和光学性能。因为在III/V半导体材料类中组成选择余地非常大，相应地可以实现非常不同的半导体部件。III/V半导体层在Si基集成电路上的集成允许一方面改进现有的功能性，如用于晶体管的III/V通道层的应用。另一方面，能够获得新的器件概念，如用于光学数据处理的III/V激光器二极管在微芯片水平上的集成。用于改进集成电路性能而应用新材料的另一关键点是集成方法。其中不管新材料和/或器件概念，重要的是保持低制造成本。与混合集成方法(参见例如EP0297483)相反，III/V半导体层在Si基底上的单片生长是一种非常廉价的方法。这里将III/V半导体混合晶体直接与硅载体基底相连(参见仅作为例子的US5937274或PCT/DE2006/000140)。因为硅和III/V半导体不同的材料类别，对于单片连接来说必须考虑以下方面:硅和III/V类元素的原子结合性能非常不同，因此大部分III/V晶体的晶格常数不同于硅的晶格常数。该晶格常数的差异又将导致在Si上沉淀III/V膜过程中形成位错缺陷。此夕卜，在硅和III/V晶体之间的界面处的相互扩散和/或在晶体生长过程中的污染效应可能会导致难以控制的在各自主晶(host crystal)中的掺杂。由Si和III/V晶体的不同的晶基引起了另一个问题:如果Si表面包含非原子双层步进Si叠层，则在III/V膜中将形成反相缺陷。从80年代开始，研究了 III/V层在硅上的单片集成。基本上解决了上述在直至2英寸直径的小的Si基底上沉积III/V的难题，但是在具有与硅不同的晶格常数的III/V材料的集成过程中，位错的形成仍然使得实现具有足够寿命的高度有效的部件变得复杂化。因为硅和III/V混合晶体的不同的晶基，III/V层中的反相缺陷会在单片沉淀过程中快速形成。这些缺陷又削弱了部件的操作性能。反相缺陷的形成可以通过硅表面的特殊制备来避免。如果通过两个Si原子层的特殊的基底预处理双步骤(每个步骤制备一个Si原子层)，则无反相缺陷的III/V集成是可能的。但是这种表面制备优选在轻微错位的[(001)在〈110〉方向上偏离2° -6° ]基底上是可能的。在文献B.Kunert, 1.N6meth, S.Reinhard,K.Volz, W.Stolz, Thin Film Solid 17(2008) 140 中，首次揭示了 GaP 在精确取向的基底上的无缺陷沉淀，但是该基底规格仍然要符合另外的要求:(001)在〈110〉方向上偏离(小于)〈0.15。。因为现在的Si基CMOS工艺非常复杂和先进，因此新材料的集成必须与CMOS制造方法非常精确地匹配。目前的CMOS方法的任何较大的干涉或变化都将显著增加开发成本。CMOS标准Si基底在取向上的规格是(001)在任意方向上偏离+/-0.5。但是，CMOS技术向错位的[(001)在〈110〉方向上偏离2° -6° ]基底的转化将是过于昂贵和不经济的，这归因于所述方法的重新调整。但是，(001)在〈110〉方向上偏离〈0.15°的上述基底规格将落入CMOS方法的规格内。但是归因于这种小的错位，具体的晶片锯切方法是非常复杂和昂贵的，并且仍然是一个大的技术挑战。与此同时，在实际的CMOS工艺中，该Si基底尺寸是直径300mm( —些工厂用甚至更小的晶片来工作)。但是，具有在〈110〉方向上〈0.15°的错位的300mmSi晶片的大规模制造将显著增加制造成本，并因此这些基底的应用在经济上将有问题。所以，对于CMOS方法而言，特别是在300mmSi基底上的无反相III/V集成是一个未解决的技术和经济问题。另一技术挑战是由硅和III/V半导体晶体化合物的不同热膨胀系数引起的。当集成方法中没有系统考虑晶格常数对于温度的不同依赖性时，在III/V层中形成可能会位错或者裂纹。对于大的基底直径，Si晶片甚至会受影响(晶片倒装)和形成弛豫缺陷。本专利技术的技术目标 因此本专利技术的技术目标是提出一种制造具有最少位错缺陷、最少反相缺陷的单片III/V Si模板的方法，并且允许使用直径为200mm、300mm或更大的相对大的Si晶片，其任选地可以具有掩模结构。本专利技术的基本要点 为了实现这个技术目标，本专利技术教导了一种制造单片模板的方法，该模板包含Si晶片，在该Si晶片表面上外延施加有III/V半导体层，该III/V半导体的晶格常数与Si的相差小于10%，所述方法包括以下步骤:A)任选地，使Si晶片表面脱氧，B)任选地，在脱氧的Si晶片表面上外延生长Si层，C)任选地，对该Si晶片表面或该Si层表面进行烘烤步骤和/或蚀刻步骤，D)在350-650°C的晶片温度下，在该Si晶片表面上或者在步骤A)-C)之一的过程中所形成的表面上外延生长III/V半导体层，生长速率是0.1-2 μ m/h,，层厚是l-100nm，E)在500-800°C的晶片温度下，在步骤D)所获得的层上外延生长与步骤D)所施加的III/V半导体相同或者不同的III/V半导体层，生长速率是0.l-lOym/h，层厚是10_150nmo本专利技术因此包括一种在Si基底上结晶沉淀第IV族材料以及III/V半导体化合物的特殊方法。这些Si基底具有200mm、300mm和更大的直径，并且任选地被借助于掩模结构化。该晶体沉淀或晶体生长分别典型地通过气相外延生长来进行。使用这种方法，也能够有目的地和理想地实现薄的无位错III/V半导体层在Si基底上的集成。在所述方法开始时，该Si基底可以在第一方法步骤中烘烤，来从表面除去二氧化娃。在接下来的步骤中，如果需要，可以沉淀娃缓冲层(silicon buffer)。取决于集成概念，该硅缓冲层可以是本文档来自技高网...

【技术保护点】
一种制造单片模板的方法，所述模板包含Si晶片，在所述Si晶片表面上外延施加有III/V半导体层，所述III/V半导体的晶格常数与Si相差小于10%，所述方法包括以下步骤：A)?任选地，使Si晶片表面脱氧，B)?任选地，在脱氧的Si晶片表面上外延生长Si层，C)?任选地，对所述Si晶片表面或所述Si层表面进行蚀刻步骤和/或烘烤步骤，D)?在350?650℃的晶片温度下，在所述Si晶片表面上或者在步骤A)?C)之一的过程中所形成的表面上外延生长III/V半导体层，生长速率是0.1?2?μm/h，层厚是1?100nm，E)?在500?800℃的晶片温度下，在步骤D)所获得的层上外延生长与步骤D)所施加的III/V半导体相同或者不同的III/V半导体层，生长速率是0.1?10μm/h，层厚是10?150nm。

【技术特征摘要】
【国外来华专利技术】2011.04.07 DE 102011016366.21.一种制造单片模板的方法，所述模板包含Si晶片，在所述Si晶片表面上外延施加有III/V半导体层，所述III/V半导体的晶格常数与Si相差小于10%，所述方法包括以下步骤: A)任选地，使Si晶片表面脱氧， B)任选地，在脱氧的Si晶片表面上外延生长Si层， C)任选地，对所述Si晶片表面或所述Si层表面进行蚀刻步骤和/或烘烤步骤， D)在350-650°C的晶片温度下，在所述Si晶片表面上或者在步骤A)-C)之一的过程中所形成的表面上外延生长III/V半导体层，生长速率是0.1-2 μπι/h，层厚是1-lOOnm， E)在500-800°C的晶片温度下，在步骤D)所获得的层上外延生长与步骤D)所施加的III/V半导体相同或者不同的III/V半导体层，生长速率是0.1-10 μ m/h，层厚是10_150nm。2.根据权利要求1的方法，其中所述Si晶片的所述表面是(001)Si表面，在方向〈110〉上偏离0-6°，其中在≤1°的位错处，所述位错的方向可以不同于〈110〉。3.根据权利要求1或2的方法，其中步骤A)是通过在惰性气氛中烘烤到800到1200°C的晶片温度以ls-30min的时间来进行的。4.根据权利要求1-3之一的方法，其中在步骤B)中，所述Si层是在600-1200°C的晶片温度，0.0...

【专利技术属性】
技术研发人员：B库纳特，
申请(专利权)人：纳斯普IIIV有限责任公司，
类型：
国别省市：