用于特殊相关应用的修改型平衡吞吐量数据路径架构制造技术

本发明专利技术的实施例公开了一种用于特殊相关应用的修改型平衡吞吐量数据路径架构。给出用于修改型平衡吞吐量数据路径架构的装置和方法用于在计算机硬件中高效实施滤波、卷积和相关的数字信号处理算法，其中数据和系数缓冲器可以实施为滑动窗。这一架构使用复用器和从地址生成器单元到乘法累加执行单元的数据路径支路。通过在地址生成器到执行单元的数据路径与寄存器到执行单元的数据路径之间选择，可以克服未对准寻址对系数引起的不平衡吞吐量和乘法累加冒泡周期。修改型平衡吞吐量数据路径架构可以在实施数字信号处理算法时实现每个周期高乘法累加操作速率。

Modified balanced throughput data path architecture for specific related applications

Embodiments of the present invention disclose a modified balanced throughput data path architecture for a particular related application. This apparatus and method for modifying balance throughput data path architecture for efficient implementation of filtering, correlation and convolution of the digital signal processing algorithm in computer hardware, which can be implemented as buffer data and coefficient of sliding window. This architecture uses multiplexer and data path branches from address generator units to multiply accumulate execution units. Through to the data path and the execution unit in the register address generator to data path execution unit selection, can overcome the misalignment of addressing coefficient caused by unbalanced throughput and multiplication accumulation bubble period. The modified balanced throughput data path architecture enables a high multiplication and accumulation operation rate per cycle during the implementation of digital signal processing algorithms.

【技术实现步骤摘要】
用于特殊相关应用的修改型平衡吞吐量数据路径架构相关申请信息本申请涉及[代理案号ll-BJ-0648] “Novel Data Accessing Method to BoostPerformance of FIR Operation on Balanced Throughput Data-Path Architecture，，,该申请在法律可允许的最大程度上通过弓I用而全文并入本文。
这里描述的本专利技术涉及用于实现数字信号处理(DSP)操作的系统架构、装置和方法。更具体而言但是并非排它地，本专利技术涉及用于实现涉及到乘法累加(MAC)计算的DSP操作(比如有限冲激响应(FIR)滤波、卷积、相关和其它DSP操作)的系统、装置和方法。其它科学领域也使用MAC操作，例如物理科学的数值仿真。
技术介绍
在信号处理(尤其是数字信号处理)领域中，许多必需操作是有限冲激响应(FIR)滤波器(也称为加权平均)的形式。在这一公知操作中，值的有限集合(也称为滤波器系数或者抽头加权值)h(k) (k = 0，...，N-1)和输入数据序列的值x(k)用来按照规则y(n) = 幻创建输出序列值y (η)。由于每次将η递增I都将输入值的所选集合移位I ;所以这一过程也称为滑动窗求和。为了计算每个y(n)，首先将系数和输入值的配对相乘、然后相加求和，这称为乘法累加(MAC)的过程。信号处理中常用的其它已知计算类型涉及到与FIR操作相似、但是涉及到两个数据信号的相关计算。一个示例是自相关操作，其中比较信号x(m)与它本身的移位版本x(m+n)以按照公式+ 创建自相关信号。清楚的是这样的相关计算也使用许多MAC操作。FIR和相关操作在信号处理中广泛用来选择数据所需频率、去除噪声、计算信号的功率谱密度以及其它应用。如等式的形式所示，这些操作很好地适合在计算机硬件上实现。为了实现FIR滤波器操作，向专用存储器阵列中加载滤波器系数，然后对于每个值y (η)而言，向第二存储器阵列中加载输入的对应部分，并且对对准的值逐对执行MAC操作。为了实现自相关，向存储器中连续加载两个信号的值。尽管可以并且经常是通过软件在通用计算机过程中完成实现FIR和相关操作，但是许多信号处理应用需要操作的很快计算。这些情况经常需要在专用数字硬件(比如数字信号处理器(DSP))上、在可重新配置平台(比如现场可编程门阵列(FPGA))上、或者在专用集成电路(ASIC)上的专用实现。在这一水平上，硬件实现方式的具体细节(比如如何代表并且内部存储值、它们的数据类型、数据总线大小等)对于获得很高速操作而言变得重要。高效硬件实施的一个目标是让MAC操作出现于每个周期。实现甚至更高MAC速率尤其是值得的。在图1中示出了本领域已知的、一种用于实现快速FIR操作的一般方法和系统。数据或者系数经过地址生成器(AG)从系统的存储器移动并且存储于系统的快速可访问存储器位置(称为寄存器文件(Reg文件))。在每个周期中，从Reg文件移动两个值进入MAC单元，并且计算它们的乘积并且求和成累加值并且回写到累加寄存器位置。对于进行中的正常操作而言，必须有向Reg文件中读取的数据量与MAC单元消耗的数据量的平衡。另外，进入MAC单元的数据值必须完整；如果访问对于MAC单元而言必需的数据值有延迟，则它必须等待一个(或者多个)周期直至它获得用于乘法和累加计算的完整数据值。这样的暂停称为冒泡周期。它代表系统的整体操作的效率低下。防止这样的低效率是本专利技术的一个总体目标。另一目标是创建如下架构，在该架构中可以在一个周期中执行的多于一个MAC操作。另一目标是处置地址未对准用于执行相关型计算。
技术实现思路
在图1中示出了已知的现有技术平衡吞吐量架构。然而它具有限制，因为冒泡周期可能经常出现足以减少总体效率。在图2中示出了一种针对地址未对准的解决方案，其中地址生成器产生两个系统存储器地址，该地址生成器将两个端口用于读取和写入操作。图3示出了使用另一架构以解决地址未对准而未使用图2的AG架构。图3的架构代之以使用图4的AG架构。图3的架构适合于在实现FIR操作期间避免冒泡周期。在图7中示出了本专利技术的架构，并且该架构适合用于在实现相关操作时避免存储器未对准问题。例如包括采样信号的值的数据被存储于系统的大型存储器储存器(经常为随机存取存储器，并且这里称为系统存储器)中。由于需要来自系统存储器的各种值用于FIR或者相关计算，所以AG将值从系统存储器移入架构的寄存器存储器文件系统，该系统包括MAC执行单元快速可访问的存储器。本专利技术的一个实施例将分级结构用于寄存器存储器文件系统。这一要素(称为分组寄存器文件(GRF)系统)将寄存器组织成三级。第一级是单独的寄存器位置的基础级。第二级将寄存器组织成寄存器配对。第三级将配对寄存器组织成分组寄存器，每个分组包括两个配对寄存器并且因此包括四个单独的寄存器。本专利技术的实施例在下一特征中使用GRF系统的分级和引用方案，该下一特征为未对准地址布局(MAP)系统。MAP由AG实现并且按照下文详述的具体过程从系统存储器向寄存器中加载值以便完全填充每个单个分组寄存器。另外，它的具体加载顺序帮助整个系统每个周期实现一个或者多个MAC。本专利技术实施例的第三特征是使用从AG直接到MAC执行单元的专用数据路径，从而AG可以将数据从系统存储器直接移入MAC执行单元。这一特征可以消除在相关操作期间对冒泡周期的需要，因为可以在向寄存器中加载数据的同时向MAC单元中立即加载未对准的数据。复用器(MUX)实现向MAC执行单元(EX)中正确加载值。本专利技术的第四特征是在MAC执行单元中使用并行处理。由于将对数据的多个配对执行的操作是乘法累加，所以MAC被构造成接收数据的多个配对和系数并且在每个周期同时执行操作是有利的。用于这一处理形式的术语是单指令多数据(SMD)。MAC执行单元无论它运用的并行量如何都在乘法累加过程之后向寄存器存储器系统回写MAC操作的值。如下文将详述的那样，本专利技术的这些特征的组合允许系统吞吐量一去往和来自寄存器和存储器——保持平衡。另外可以克服由于未对准所致的冒泡周期。最后可以实现更高MAC速率。根据对如附图中所示本专利技术实施例的以下更具体描述将清楚本专利技术的前述和其它特征、效用和优点。【附图说明】具体描述参照附图。在图中，参考数字的两个最右数位左边的数位标识该参考数字首次出现的图。相同参考 数字在所有附图中用来引用相似特征和部件。图1示出了现有技术的平衡吞吐量数据路径和访问架构。图2示出了地址生成器单元的内部结构和数据访问路径。图3示出了针对未对准地址问题的一个解决方案。图4示出了图3中所示架构使用的修改型地址生成器。图5示出了本专利技术的架构。图6示出了如何使用GRF系统来组织寄存器。图7示出了在没有地址未对准时使用GRF系统针对从存储器的数据加载的对准。图8示出了在有地址未对准的情况下使用GRF系统针对从存储器的数据加载的对准。图9示出了在有地址未对准的情况下使用GRF系统针对从存储器的第二数据加载的对准。图10示出了在相关操作的情况下的地址未对准情况。图11示出了在本专利技术中的在相关操作的情况下、在地址未对准的情况下的值流。【具体实施方式】为了方便，这里列举常用缩写词:AG 地址生成器A本文档来自技高网...

【技术保护点】
一种用于执行信号处理操作的装置，包括：存储器存储单元；地址生成器(AG)单元，功能上连接到所述存储器存储单元并且可操作用于通过具有多个规则数据宽度的数据总线从所述存储器存储单元接收数据并且向所述存储器存储单元写入数据；寄存器文件系统，功能上连接到所述AG并且可操作用于从所述AG接收数据并且向所述AG写入值，并且在寄存器存储器阵列中存储值；乘法累加(MAC)执行单元，功能上连接到所述寄存器文件系统并且可操作用于从所述寄存器存储器阵列接收并且向所述寄存器存储器阵列写入，并且将数据值配对相乘和相加并且向所述寄存器存储器阵列中的位置写入求和；以及复用器单元，功能上连接到所述寄存器系统并且通过数据路径连接到所述AG并且可操作用于从所述寄存器系统并且通过所述数据路径从所述AG接收数据；其中在用于所述单独的寄存器存储器位置的分级方案中组织所述寄存器文件系统，其中将单独的寄存器存储器位置配对组织成配对寄存器(PR)单元并且将PR单元配对组织成分组寄存器(GR)单元；并且其中所述AG单元使用未对准地址布局(MAP)系统以通过将任何未对准数据地址与分组寄存器的中点对准将来自所述存储器存储单元的值放入所述寄存器。...

【技术特征摘要】
1.一种用于执行信号处理操作的装置，包括: 存储器存储单元； 地址生成器(AG)单元，功能上连接到所述存储器存储单元并且可操作用于通过具有多个规则数据宽度的数据总线从所述存储器存储单元接收数据并且向所述存储器存储单元写入数据； 寄存器文件系统，功能上连接到所述AG并且可操作用于从所述AG接收数据并且向所述AG写入值，并且在寄存器存储器阵列中存储值； 乘法累加(MAC)执行单元，功能上连接到所述寄存器文件系统并且可操作用于从所述寄存器存储器阵列接收并且向所述寄存器存储器阵列写入，并且将数据值配对相乘和相加并且向所述寄存器存储器阵列中的位置写入求和；以及 复用器单元，功能上连接到所述寄存器系统并且通过数据路径连接到所述AG并且可操作用于从所述寄存器系统并且通过所述数据路径从所述AG接收数据； 其中在用于所述单独的寄存器存储器位置的分级方案中组织所述寄存器文件系统，其中将单独的寄存器存储器位置配对组织成配对寄存器(PR)单元并且将PR单元配对组织成分组寄存器(GR)单元；并且 其中所述AG单元使用未对准地址布局(MAP)系统以通过将任何未对准数据地址与分组寄存器的中点对准将来自所述存储器存储单元的值放入所述寄存器。2.根据权利要求1所述的装置，其中从所述系统存储器到所述AG的所述数据总线的所述多个宽度是寄存器存储器位置以字节为单位的大小的2的正幂。3.根据权利要求1所述的装置，其中所述AG通过单个端口访问所述系统存储器存储单 J Li ο4.根据权利要求1所述的装置，其中所述AG具有一个地址加法器。5.根据权利要求1所述的装置，其中所述分级组织方案根据左手模式或者右手模式将八个寄存器位置组织成两个分组寄存器单元；其中所述左手模式按照顺序[rl，rO, r3, r2]将寄存器rO至r3布置成GRO并且按照顺序[r5，r4，r7，r6]将寄存器r4至r7布置成GRl ；并且其中所述右手模式按照顺序[r3，r2, rl, rO]将寄存器rO至r4布置成GRO并且按照顺序[r7, r6, r5, r4]将寄存器r5至r7布置成GRl。6.根据权利要求5所述的装置，其中所述AG按如下方式通过移动以字节为单位的大小为标准寄存器以字节为单位的大小两倍的数据块将数据移入所述分组寄存器:所述AG确定从存储器移动的字节的对准点，所述AG将所述对准点与所述AG将把所述数据移入的分组寄存器的中点对准，并且向所述分组寄存器中对应地逐字节加载所述数据。7.根据权利要求5所述的装置，其中所述AG通过权利要求5所述的过程加载第一块而首先按照左手排序配置所述分组寄存器并且按照右手排序配置第二数据块来移动两个数据块，每个数据块的大小(以字节为单位)是标准寄存器以字节为单位的大小的两倍。8.根据权利要求6所述的装置，其中 所述AG通过将根据权利要求6所述的过程应用于数据块的每个配对和关联目标分组寄存器并且确定用于数据块的每个配对的所述适当对准点将数据块配对依次移入对应分组寄存器，使得两个数据块移向一个分组寄存器。9.根据权利要求6所述的装置，其中所述复用器(MUX)单元从所述AG单元直接接收值以及从所述寄存器文件系统接收值，并且向所述MAC单元中直接加载所述值。1...

【专利技术属性】
技术研发人员：朱鹏飞，孙红霞，吴永强，E·圭代蒂，
申请(专利权)人：世意法北京半导体研发有限责任公司，意法半导体股份有限公司，
类型：发明
国别省市：