用于提高平衡吞吐量数据路径架构上的FIR操作性能的新颖数据访问方法技术

本发明专利技术的实施例公开了一种用于提高平衡吞吐量数据路径架构上的FIR操作性能的新颖数据访问方法。公开一种用于通过使用修改型平衡数据结构和访问架构来实现涉及到乘法累加(MAC)操作的数字信号处理操作的装置和方法。这一架构维持如下数据路径，该数据路径连接一个地址生成单元、一个寄存器文件和一个MAC执行单元。寄存器文件具有单独的寄存器的分级分组组织，该组织减少存储器未对准所引起的冒泡周期。这一架构使用并行执行并且可以每个周期实现两个或者更多个MAC操作。

Novel data access method for improving performance of FIR operation on balanced throughput data path architecture

Embodiments of the present invention disclose a novel data access method for improving the performance of FIR operations on a balanced throughput data path architecture. An apparatus and method for implementing digital signal processing operations involving multiplication and accumulation (MAC) operations by using a modified balanced data structure and access architecture. This architecture maintains the following data path, which connects to an address generation unit, a register file, and a MAC execution unit. A register file has a hierarchical grouping of individual registers that reduce the bubble period caused by memory misalignment. This architecture uses parallel execution and can implement two or more MAC operations per cycle.

【技术实现步骤摘要】
用于提高平衡吞吐量数据路径架构上的FIR操作性能的新颖数据访问方法相关串请信息本申请涉及[代理案号ll-BJ_0647]“Modified Balanced Throughput Data-PathArchitecture for Special Correlation Applications”,该申请在法律可允许的最大程度上通过引用而全文并入本文。
这里描述的本专利技术涉及用于实现数字信号处理(DSP)操作的系统架构、装置和方法。更具体而言但是并非排它地，本专利技术涉及用于实现涉及到乘法累加(MAC)计算的DSP操作(比如有限冲激响应(FIR)滤波、有限傅里叶变换、卷积、相关和其它DSP操作)的系统、装置和方法。其它科学领域也使用MAC操作，例如物理科学的数值仿真。
技术介绍
在信号处理(尤其是数字信号处理)领域中，许多必需操作是有限冲激响应(FIR)滤波器(也称为加权平均)的形式。在这一公知操作中，值的有限集合(也称为滤波器系数或者抽头加权值)h(k) (k = 0，...，N-1)和输入数据序列的值x(k)用来按照规则y(n) = EShik)x(n — &)创建输出序列值y (η)。由于每次将η递增I都将输入值的所选集合移位I ;所以这一过程也称为滑动窗求和。为了计算每个y(n)，首先将系数和输入值的配对相乘，然后相加求和，这称为乘法累加(MAC)的过程。FIR操作在信号处理中广泛用来选择所需频率、去除噪声并且检测雷达信号以及其它应用。如等式的形式所示，FIR滤波操作很好地适合在计算机硬件上实现。在一个这样的实现方式中，向专用存储器阵列中加载滤波器系数，然后对于每个值y(n)而言，向第二存储器阵列中加载输入的对应部分，并且对经对准的系数和输入逐对执行MAC操作。尽管可以并且经常是通过软件在通用计算机上完成实现FIR操作，但是许多信号处理应用需要FIR操作的很快计算。这些情况经常需要在专用数字硬件(比如数字信号处理器(DSP))上、在可重新配置平台(比如现场可编程门阵列(FPGA))上、或者在专用集成电路(ASIC)上的专用实现。在这一水平上，硬件实现方式的具体细节(比如如何代表并且内部存储值以及它们的数据类型、数据总线大小等)对于获得很高速FIR操作而言变得重要。高效硬件实施的一个目标是让MAC操作出现于每个周期。实现甚至更高MAC速率尤其是值得的。在图1中示出了本领域已知的一种用于实现快速FIR操作的一般方法和系统。信号数据或者系数经过地址生成器(AG)从系统的存储器移动并且存储于系统的快速可访问存储器位置(称为寄存器文件(Reg文件))。在每个周期中，从Reg文件移动两个值进入MAC单元，并且计算它们的乘积、求和成累加值并且回写到累加寄存器位置。对于进行中的正常操作而言，必须有向寄存器文件中读取的数据量与MAC单元消耗的数据量的平衡。另外，进入MAC的数据值必须完整；如果访问对于MAC而言必需的数据值有延迟，则MAC必须等待一个(或者多个)周期直至它获得用于乘法和累加计算的完整数据值。这样的暂停称为冒泡周期。它代表系统的整体操作的效率低下。防止这样的低效率是本专利技术的一个总体目标。本专利技术的另一目标是实现每个周期的多于一个MAC操作的速率。
技术实现思路
这里公开的本专利技术实施例实现了新形式的平衡吞吐量数据路径架构，该形式可以克服数据存储器未对准的问题，并且可以被推广成产生每个周期多于一个的MAC操作的实现方式。在图3中示出了新架构。数据(包括用于MAC操作的输入和系数)存储于系统的大型存储器储存器中，该大型存储器储存器常为随机存取存储器并且这里称为系统存储器。由于需要来自系统存储器的各种值用于FIR计算，所以AG将值从系统存储器移入架构的寄存器存储器文件系统，该系统包括MAC执行单元快速可访问的存储器单元。本专利技术一个示例实施例的一个要素是将分级结构用于寄存器存储器文件系统。这一特征(称为分组寄存器文件(GRF)系统)将寄存器组织成三级。第一级是单独的寄存器位置的基础级。第二级将寄存器组织成寄存器配对。第三级将配对寄存器组织成分组寄存器，每个分组寄存器包括两个配对寄存器并且因此包括四个单独的寄存器。GRF系统的分级和引用方案由实施例的下一特征(未对准地址布局(MAP)系统)使用，该特征由地址生成(AG)单元的修改版本实现。修改型AG按照下文详述的两个具体过程从系统存储器向寄存器中加载值，以便完全填充每个单个分组寄存器。另外，具体加载顺序帮助整个系统每个周期实现一个或者多于一个的MAC。示例实施例的第三特征是在MAC执行单元中使用并行处理。由于待对多对数据执行的操作是乘法累加，所以MAC被构造成接收多对数据和系数并且在每个周期同时执行操作是有利的。用于这一处理形式的术语是单指令多数据(SMD)。MAC执行单元无论它运用的并行量如何都在乘法累加过程之后向寄存器存储器系统回写MAC操作的值。如下文将详述的那样，本专利技术的这些特征的组合允许系统吞吐量一去往和来自寄存器和存储器一保持平衡。另外可以通过使用MAP和修改型AG来克服由于存储器未对准所致的冒泡周期。最后可以实现更高MAC速率。根据对如附图中所示本专利技术实施例的以下更具体描述将清楚本专利技术的前述和其它特征、效用和优点。【附图说明】具体描述参照附图。在图中，参考数字的两个最右数位左边的数位标识该参考数字首次出现的图。相同参考数字在所有附图中用来引用相似特征和部件。图1示出了现有技术的平衡吞吐量数据路径架构。图2示出了现有技术的地址生成器(AG)的内部细节和它如何访问存储器。图3示出了本专利技术对现有技术的平衡吞吐量数据路径架构的修改。图4示出了本专利技术中的用于AG的修改形式。图5示出了本专利技术的分组寄存器文件组织方案。图6示出了在对准存储器布局之下向分组寄存器中加载数据的两阶段过程。图7示出了一个分组寄存器(共计四个寄存器)和来自存储器的值的未对准地址布局而未对准地址对准至分组寄存器的中间(在配对寄存器prl与prO之间)。图8示出了使用分组和未对准地址布局过程的右手模式的、数据值A和B从存储器向分组寄存器g0 (共计四个寄存器)中的示例连续数据加载操作的一个步骤。图9示出了使用分组和未对准地址布局的左手模式的、现在为数据值C和D从存储器向相同分组寄存器g中的示例连续数据加载操作的第二步骤 。【具体实施方式】这里列举常用缩写词:AG 地址生成器ASIC 专用集成电路DSP 数字信号处理器(或者处理)EX 执行单元FIR 有限冲激响应FPGA 现场可编程门阵列GR 分组寄存器MAC 乘法累加MAP 错位地址系统PR 配对寄存器RAM 随机存取存储器SIMD 单指令多数据在本文献中，词语“示例性”用来意味着“用作示例、实例或者示出而并未解释为限制”。这里描述为“示例性”的本专利技术主题内容的任何实施例或者实现方式并不必然解释为比其它实施例优选或者有利。公知的是数字信号处理的许多操作(具体为FIR滤波器)使用滑动窗型操作，在该操作中通过将输入集合移位输入值与系数或者抽头权值逐对相乘的求和来创建值的输出集合。例如FIR滤波器具有形式y(n)=fc)，并且有限傅里叶变换是?W 其中对于需要快速计算这样的公式的应用而言，，? O清楚的是必须迅速执行乘法和本文档来自技高网...

【技术保护点】
一种用于执行信号处理操作的装置，包括：系统存储器存储单元；地址生成器(AG)单元，功能上连接到所述系统存储器存储单元并且可操作用于通过具有多个数据宽度的数据总线从所述系统存储器存储单元接收数据并且向所述系统存储器存储单元写入数据；寄存器存储器阵列，功能上连接到所述AG并且可操作用于从所述AG接收数据并且向所述AG写入值，其中使用寄存器文件系统来存储所述寄存器存储器阵列中的所述数据；乘法累加(MAC)执行单元，功能上连接到所述寄存器文件系统并且可操作用于从所述寄存器存储器阵列接收并且向所述寄存器存储器阵列写入，并且将数据值配对相乘和相加并且向所述寄存器存储器阵列中的位置写入求和；其中在用于所述单独的寄存器存储器位置的分级方案中组织所述寄存器文件系统，其中将单独寄存器存储器位置配对组织成相应配对寄存器(PR)单元，并且将PR单元配对组织成相应分组寄存器(GR)单元；并且其中所述AG单元使用未对准地址布局(MAP)系统以通过将任何未对准数据地址与分组寄存器的中点对准将来自所述系统存储器存储单元的值放入所述寄存器。

【技术特征摘要】
1.一种用于执行信号处理操作的装置，包括: 系统存储器存储单元； 地址生成器(AG)单元，功能上连接到所述系统存储器存储单元并且可操作用于通过具有多个数据宽度的数据总线从所述系统存储器存储单元接收数据并且向所述系统存储器存储单元写入数据； 寄存器存储器阵列，功能上连接到所述AG并且可操作用于从所述AG接收数据并且向所述AG写入值，其中使用寄存器文件系统来存储所述寄存器存储器阵列中的所述数据； 乘法累加(MAC)执行单元，功能上连接到所述寄存器文件系统并且可操作用于从所述寄存器存储器阵列接收并且向所述寄存器存储器阵列写入，并且将数据值配对相乘和相加并且向所述寄存器存储器阵列中的位置写入求和； 其中在用于所述单独的寄存器存储器位置的分级方案中组织所述寄存器文件系统，其中将单独寄存器存储器位置配对组织成相应配对寄存器(PR)单元，并且将PR单元配对组织成相应分组寄存器(GR)单元；并且 其中所述AG单元使用未对准地址布局(MAP)系统以通过将任何未对准数据地址与分组寄存器的中点对准将来自所述系统存储器存储单元的值放入所述寄存器。2.根据权利要求1所述的装置，其中从所述系统存储器到所述AG的所述数据总线的所述多个宽度是寄存器存储器位置以字节为单位的大小的2的正幂。3.根据权利要求1所述的装置，其中所述AG具有一个地址加法器。4.根据权利要求1所述的装置，其中所述AG通过单个端口访问所述系统存储器存储单·J Li ο5.根据权利要求1所述的装置，其中所述分级组织方案根据左手模式或者右手模式将八个寄存器位置组织成两个分组寄存器单元；其中所述左手模式按照顺序[rl，rO, r3, r2]将寄存器rO至r3布置成GRO并且按照顺序[r5，r4，r7，r6]将寄存器r4至r7布置成GRl ；并且其中所述右手模式按照顺序[r3，r2, rl, rO]将寄存器rO至r4布置成GRO并且按照顺序[r7, r6, r5, r4]将寄存器r5至r7布置成GRl。6.根据权利要求5所述的装置，其中所述AG通过移动以字节为单位的大小为标准寄存器以字节为单位的大小两倍的数据块将数据移入所述分组的寄存器，其中所述AG为从系统存储器移动的所述数据块的字节确定对准点，所述AG将所述对准点与所述AG将把所述数据移入的分组寄存器的中点对准，并且向所述分组寄存器中对应地逐字节加载所述数据。7.根据权利要求6所述的装置，其中对于存储器对准地址的情况而言，从系统存储器移动的所述数据块的所述对准点是字节O的端部，所述端部与字节O的与字节I相邻的端部相对。8.根据权利要求6所述的装置，其中对于存储器未对准地址的情况而言，从系统存储器移动的所述数据块的所述对准点是在所述未对准地址的字节数的与下一更低字节数相邻的端部，并且其中所述AG通过迫使所述未对准地址对准至所述存储器块来访问所述存储器单元。9.根据权利要求6所述的装置，其中所述AG通过按照根据权利要求6所述的过程首先加载第一块而按照左手排序配置所述分组寄存器并且按照右手排序配置第二数据块来移动两个数据块，每个数据块以字节为单位的大小是标准寄存器以字节为单位的大小的两倍。10.根据权利要求6所述的装置，其中所述AG通过将根据权利要求6所述的过程应用于数据块的每个配对和关联目标分组寄存器并且确定用于数据块的每个配对的对应对准点将数据块的多个配对依次移入对应分组的寄存器使得两个数据块移向一个分组的...

【专利技术属性】
技术研发人员：朱鹏飞，孙红霞，吴永强，E·圭代蒂，
申请(专利权)人：世意法北京半导体研发有限责任公司，意法半导体股份有限公司，
类型：发明
国别省市：