基于FPGA的JPEG并行解码装置制造方法及图纸

本实用新型专利技术公开了一种基于FPGA的JPEG并行解码装置，包括数据缓冲单元、数据预处理单元和并行解码单元，数据缓冲单元包括用于接收外部JPEG信号的输入数据缓冲模块和用于输出解码后JPEG信号的输出数据缓冲模块，输入数据缓冲模块的通信端连接数据预处理单元的通信端，数据预处理单元的通信端连接并行解码单元的信号输入端，并行解码单元的信号输出端连接输出数据缓冲模块的信号输入端。充分利用了JPEG标准中RSTi（复位标记）和APPn（注释字段），实现了JPEG的解码，并且支持并行解码，能实现高分辨率图片的快速解码。（*该技术在2023年保护过期，可自由使用*）

JPEG parallel decoding device based on FPGA

The utility model discloses a FPGA JPEG based on parallel decoding device includes a data buffer unit, data processing unit and decoding unit, a data buffer unit includes a data buffer module receives the input and output of an external JPEG signal after decoding JPEG signal output data buffer module is used for communication, input data buffer module is connected the communication terminal pretreatment unit of data communication, data preprocessing unit end signal input end connected parallel decoding unit, signal output end of the signal input parallel decoding unit is connected with the output end of the data buffer module. Full use of the JPEG standard RSTi (reset mark) and APPn (annotation field), the realization of the JPEG decoding, and support parallel decoding, high resolution images can be achieved fast decoding.

【技术实现步骤摘要】

【技术保护点】
一种基于FPGA的JPEG并行解码装置，其特征在于：它包括数据缓冲单元（1）、数据预处理单元（2）和并行解码单元（3）；所述数据缓冲单元（1）包括输入数据缓冲模块（11）和输出数据缓冲模块（12）；所述输入数据缓冲模块（11）的数据信号输出端连接数据预处理单元（2）的数据信号输入端；数据预处理单元的控制信号输出端连接到数据缓冲模块（11）的控制信号输入端；所述数据预处理单元（2）的参数信号输出端连接并行解码单元（3）的参数信号输入端；数据预处理单元（2）的数据信号输出端连接并行解码单元（3）的数据信号输入端，所述并行解码单元（3）的信号输出端连接输出数据缓冲模块（12）的信号输入端。?

【技术特征摘要】

【专利技术属性】
技术研发人员：彭骞，陈凯，郑增强，沈亚飞，邓标华，
申请(专利权)人：武汉精测电子技术股份有限公司，
类型：实用新型
国别省市：