一种快速、低功耗和省面积的二进制原码加/减法运算单元的硬件架构制造技术

本发明专利技术公开了一种新型的高速、低功耗、省面积的二进制有符号数的原码加/减运算单元的硬件架构。该架构有一个加/减控制信号，能够指示电路执行加法运算或减法运算。输入两个二进制有符号数的原码，在的加/减控制信号指示下，该硬件架构能够快速地计算出对应的两数的和或差，并仍然以原码的形式呈现。本发明专利技术主要包含了加法器，减法器，比较器，求补单元和数据选择器，接近并行化地计算出两数之和、差以及差的相反数，并根据两数的符号位、相对大小以及加/减控制信号的不同组合情况，迅速地从两数之和、差以及差的相反数三者中筛选出一个作为最终的结果。本发明专利技术通过优化计算方法，大大缩短了二进制原码加/减运算单元硬件架构的关键路径，并降低了功耗，减小了面积开销，使本发明专利技术具有广泛的运用前景。

A fast, low power consumption and area of the binary code add / subtraction unit hardware architecture

The present invention discloses a new kind of high speed, low power consumption and area of the binary number of symbols of the original code and hardware architecture / subtraction unit. The architecture has a plus / minus control signal that can indicate the circuit to perform addition or subtraction operations. Enter the two binary number of symbols of the original code, on the plus / minus control signal indication, the hardware architecture can quickly calculate the corresponding variable sum or difference, and still by the form of the original code. The invention mainly includes an adder, subtracter, comparator, complement unit and a data selector, close to parallel computing, and the two opposite number difference and difference, and according to the sign bit, and the relative size plus / minus control signals of different combinations, quickly instead of three from the sum of the two numbers the difference in difference, and selected as a final result. The calculation by the method of optimization, greatly shorten the binary code and the critical path / subtraction unit hardware architecture, and reduced power consumption, reduces the area overhead, the invention has wide application prospect.

【技术实现步骤摘要】
一种快速、低功耗和省面积的二进制原码加/减法运算单元的硬件架构
本专利技术涉及计算机及电子信息科学
，特别涉及处理原码形式的二进制有符号数的加/减法运算单元的硬件架构。
技术介绍
在现代数字集成电路中，最广泛使用的数制是二进制。二进制数可分为无符号二进制数和有符号二进制数。有符号二进制数可以用三种不同的形式予以表示，分别为原码表示法，反码表示法和补码表示法。为了方便进行运算，数字系统中多采用补码来表示有符号二进制数。然而，在一些特定的场合，比如低密度奇偶校验码解码器和极化码解码器中，为了适应解码算法，降低设计与存储的复杂度，解码过程中所用到的有符号二进制数采经常用的是原码表示法。在进行加法或减法运算时，先要将有符号数的原码转化为补码，用补码进行加法或减法运算，得到和或差的补码形式，再将和或差的补码转化为原码形式。有符号数的原码与补码之间的转换方法如下：将原码按位取反，再加上1即可得补码；将补码按位取反，再加上1即可得原码。两次不同表示方法之间的转换大大增加了运算电路的功耗、延时以及面积开销。因此，设计快速、低功耗和省面积的高效二进制原码加/减法运算单元架构，对于提升前述采用原码表示法的数字系统之性能具有非常重大的意义。
技术实现思路
专利技术目的：本专利技术旨在解决传统的二进制原码加/减法运算电路因为两次原码与补码之间进行转换而引起的功耗大、速度慢、面积开销大的问题。为了解决上述技术问题，本专利技术公开了一种新型的快速、低功耗和省面积的二进制原码加/减法运算单元架构。为了便于阐述，定义两个原码形式的二进制有符号数A和B，用As、Bs分别表示A、B的符号，当A、B大于等于0时，As、Bs为0；当A、B小于0时，As，Bs为1。用Am、Bm分别表示A、B的绝对值大小。C为加/减运算控制信号。定义S为A与B的和/差，用Ss和Sm分别表示Sf的符号与绝对值大小。下文所涉及的所有符号均与此处的定义保持一致。该架构从整体上来看，包含了：1.一个加法器，其作用是计算Am+Bm。2.一个减法器，其作用是计算Am-Bm。3.一个比较器，其作用是比较Am和Bm的大小。4.一个求补单元，其作用是将减法器的输出Am-Bm转换为对应的补码形式，即-(Am-Bm)。5.三个数据选择器，分别编号为1、2、3，其中数据选择器1用于在恰当的输入地址下从减法器的输出和求补单元的输出中选择一个；数据选择器2用于在恰当的输入地址下从加法器的输出和数据选择器1的输出中选择一个作为Sm；数据选择器3用于在恰当的输入地址下从As和逻辑单元2的输出中选择一个作为Ss。6.两个逻辑单元，分别编号为1、2，其中逻辑单元1根据As、Bs、C的不同组合输出恰当的地址信号以控制数据选择器2从两个输入中选择出正确的一个作为Sm；逻辑单元2根据Bs、C的不同组合输出恰当的信号作为数据选择器3的输入之一。本专利技术所公开的二进制有符号数原码加/减运算单元的硬件架构，同时利用加法器、减法器、比较器和求补单元，接近并行化地计算出Am+Bm、Am-Bm、-(Am-Bm)。因为A与B之和/差的绝对值必为这三者之一，通过A、B两数的相对大小，符号As、Bs以及加/减控制信号C的不同组合，产生恰当的地址信号输入到数据选择器，则能正确地选择出Sm和Ss。有益效果：本专利技术通过并行化地计算两数之和、差以及差的相反数，最后通过数据选择器筛选正确的结果，避免了传统的二进制原码加/减法运算单元所需要的两次原码与补码之间的形式转换，大大加快了运算速度，降低了能量消耗，节约了面积开销。本专利技术在现代收错码解码器中有着广泛的应用前景。附图说明下面结合附图和具体实施方式对本专利技术做更进一步的具体说明，本专利技术的上述和/或其他方面的优点将会变得更加清楚。图1是本专利技术的整体架构图。具体实施方式下面详细地描述本专利技术的实施例，所述实施例的示例在附图1中示出。原码表示的数A由两部分组成，分别为1比特的符号位As和一定比特位宽的绝对值部分Am。原码表示的数B由两部分组成，分别为1比特的符号位Bs和一定比特位宽的绝对值部分Bm。图1中C为1比特的加/减控制信号，当C指示执行加法运算时，电路执行A+B；当C批示执行减法运算时，电路执行A-B。Ss为1比特的A与B的和/差的符号位，Sm为A与B的和/差的绝对值部分，其比特位宽可由具体应用需求确定。二进制有符号数在原码形式下相加的运算法则见表一；二进制有符号数在原码形式下相减的运算法则见表二。表一：二进制原码相加的运算法则表二：二进制原码相减的运算法则加减控制信号C有两种状态，分别为0和1，可以用0表示执行加法运算，1表示执行减法运算；也可以用1表示执行加法运算，0表示执行减法运算。无论何种选择并不影响本专利技术的有效性。图1中加法器计算出Am+Bm，减法器计算出Am-Bm，如果Am大于等于Bm，则Am-Bm为正，减法器输出的结果恰好为差的绝对值，为原码形式；如果Am小于Bm，则Am-Bm为负，减法器输出的结果为差的补码去除符号位剩余的部分，它再经过一个求补单元则可恢复成原码的形式，即求补单元计算出-(Am-Bm)。本专利技术中需要一个比较器来比较Am与Bm的相对大小。如果Am大于等于Bm，则数据选择器1选择减法器的输出Am-Bm，否则选择求补单元的输出-(Am-Bm)，总之，数据选择器1输出的一定是|Am-Bm|。对于数据选择器2，结合表一和表二可以总结出如下规律：当信号C指示执行加法运算时，若As与Bs相同，则数据选择器2总是选择加法器的输出Am+Bm作为Sm；若As与Bs不相同，则数据选择器2总是选择数据选择器1的输出作为Sm。当信号C指示执行减法运算时，若As与Bs不同，则数据选择器2总是选择加法器的输出Am+Bm作为Sm，若As与Bs相同，则数据选择器2总是选择数据选择器1的输出作为Sm。根据As、Bs和C的不同组合，由逻辑单元1产生恰当的地址信号输入到数据选择器2中以进行筛选。对于数据选择器3，结合表一与表二可总结出如下规律：当Am大于等于Bm时，它总是选择As作为Ss输出，否则它总是选择逻辑单元2的输出作为Ss。至于逻辑单元2，当信号C指示进行加法运算时，它输出Bs；当信号C指示减法运算时，它输出Bs的互补信号。本文档来自技高网...

【技术保护点】
一种新型的二进制原码加/减法运算单元的硬件架构，包括：加法器、减法器、比较器、求补单元、逻辑单元1、逻辑单元2、数据选择器1、数据选择器2、数据选择器3。

【技术特征摘要】
1.一种新型的二进制原码加/减法运算单元的硬件架构，包括：加法器、减法器、比较器、求补单元、逻辑单元1、逻辑单元2、数据选择器1、数据选择器2、数据选择器3。2.如权利要求1中所述的加法器、减法器和比较器，它们的输入均为两个原码形式的二进制有符号数的绝对值部分，并行地分别计算出两个二进制数的绝对值之和、差以及相对大小关系。加法器、减法器和比较器可以采用任意类型的结构。3.如权利要求1中所述的求补单元，用于将减法器输出的两数绝对值之差进行求补码的运算。4.如权利要求1中所述的数据选择器1，以比较器的输出结果作为地址信号，从求补单元的输出和减法器的输出中选择出一个作为数据选择器2的输入之一。5.如权利要求1中所述的逻辑单元1，其输出有两种状态，作为数据选择器2的地址信号。其输入为两个原码形式的二进制有符号数的符号位和一个加/减控制信号。如下的四种输入组合中，(1)与(2)都使逻辑单元1输出一种地址...

【专利技术属性】
技术研发人员：王中风，周杨灿，林军，
申请(专利权)人：南京大学，
类型：发明
国别省市：江苏,32